实验八 模拟锁相环应用实验

实验八模拟锁相环应用实验

一、实验目的

1、掌握模拟锁相环的组成及工作原理。

2、学习用集成锁相环构成锁相解调电

路。

3、学习用集成锁相环构成锁相倍频电路。

二、锁相环路的基本原理

1、锁相环路的基本组成

锁相环是一种以消除频率误差为目的的反馈控制电路，但它的基本原理是利用相位误差电压去消除频率误差，所以当电路达到平衡状态之后，虽然有剩余相位误差存在，但频率误差可以降低到零，从而实现无频差的频率跟踪和相位跟踪。

锁相环由三部分组成，如图8-1所示。

图8-1 锁相环组成方框图

它包含压控振荡器（vco），鉴相器（pd）和环路滤波器（LF）三个基本部件，三者组成一个闭合环路，输入信号为v i（t），输出信号为v o（t），反馈至输入端。下面逐一说明基本部件的作用。

1）压控振荡器（VCO）

VCO是本控制系统的控制对象，被控参数通常是其振荡频率，控制信号为加在VCO上的电压，故称为压控振荡器，也就是一个电压一频率变换器，实际上还有一种电流一频率变换器，但习惯上仍称为压控振荡器。

2）鉴相器（PD）

PD是一相位比较装置，用来检测输出信号v o（t）与输入信号v i（t）之间的相位差θe（t），并把θe（t）转化为电压v d（t）输出，v d（t）称为误差电压，通常v d（t）为一直流量或一低频交流量。

3）环路滤波器（LF）

LF为一低通滤波电路，其作用是滤除因PD的非线性而在v d（t）中产生的无用的组合频率分量及干扰，产生一个只反映θe（t）大小的控制信号v c（t）。

按照反馈控制原理，如果由于某种原因使VCO的频率发生变化使得与输入频率不相等，这必将使v o（t）与v i（t）的相位差θe（t），发生变化，该相位差

经过PD转换成误差电压v d（t），此误差电压经LF滤波后得到v c（t），由v c（t）去改变VCO的振荡频率使趋近于输入信号的频率，最后达到相等。环路达到最后的这种状态就称为锁定状态，当然由于控制信号正比于相位差，即

v d（t）∝θe（t）

因此在锁定状态，θe（t）不可能为0，换言之在锁定状态v o（t）与v i（t）仍存在相位差。

2、锁相环路的两种调节过程

锁相环路有两种不同的自动调节过程：一是跟踪过程，二是捕捉过程。

1）环路的跟踪过程

在环路锁定之后，若输入信号频率发生变化，产生了瞬时频差，从而使瞬时相位差发生变化，则环路将及时调节误差电压去控制VCO，使VCO输出信号频率随之变化，即产生新的控制频差，VCO输出频率及时跟踪输入信号频率，当控制频差等于固有频差时，瞬时频差再次为零，继续维持锁定，这就是跟踪过程，在锁定后能够继续维持锁定所允许的最大固有角频差△w1m的两倍称为跟踪带或同步带。

2）环路的捕捉过程

环路由失锁状态进入锁定状态的过程称为捕捉过程。

设t=0时环路开始闭合，此前输入信号角频率w i不等于VCO输出振荡角频率W yo（因控制电压u c=0），环路处于失锁状态。假定w i是一定值，二者有一瞬时角频差△w1=w i – w yo，瞬是时相位差△w1随时间线性增大，因此鉴相器输出误差电压u e（t）=kbsin w1t将是一个周期为2π/ △w1的正弦函数，称为正弦差拍电压。所谓差拍电压是指其角频率（此处是△w1）为两个角频率（此处是w i与W yo）的差值，角频差△w1的数值大小不同，环路的工作情况也不同。

若△w1较小，处于环路滤波器的通频带内，则差拍误差电压u e（t）能顺利通过环路滤波器加到VCO上，控制VCO的振荡频率，使其随差拍电压的变化而变化，所以VCO输出是一个调频波，即w y（t）将在w yo上下摆动。由于△w1较小，所以w y（t）很容易摆动到w i，环路进入锁定状态，鉴相器将输出一个与稳态相位差对应的直流电压，维持环路动态平衡。

若瞬时角频差△w1数值较大，则差拍电压u e（t）的频率较高，它的幅度在经过环路滤波器时可能受到一些衰减，这样VCO的输出振荡角频率w y（t）上下摆动的范围也将减小一些，故需要多次摆动才能靠近输入角频率w i（t），即捕捉过程需要许多个差拍周期才能完成，因此捕捉时间较长，若△w1太大，将无法捕捉到，环路一直处于失锁状态。能够由失锁进入锁定所允许的最大固有角频差△w1m′的两倍称为环路的捕捉带。

三、集成锁相环NE564介绍及应用

1、在本实验中，所使用的锁相环为NE564（国产型号为L564）是一种工作频率可高达50MHZ的超高频集成锁相环。

其内部框图和脚管定义如图8-2。

其内部电原理图如图8-3。

1）在图8-2（a）中，A1（LIMITER）为限幅放大器，它主要由原理图中的Q1~Q5及Q8，Q7组成。Q1~Q5组成PNP，NPN互补的共集—共射组合差分放大

器，由于Q2，Q3负载并联有肖特基二极管D1，D2，故其双端输出电压被限幅在2V D =0.3~0.4v 左右。因此可有效消除FM 信号输入时，干扰所产生的寄生调幅。Q7，Q8为射极输出差放，以作缓冲，其输出信号送鉴相器。

(a)NE564内部框图

(b)NE564管脚分布图

图8-2 锁相环内部框图和引脚图

2）鉴相PD （PHASE COMPARATOR ）采用普通双差分模拟相乘器，由压控振荡器反馈过来的信号从外部由③端输入。另外由②端去改变双差分电路的偏置电流，控制鉴相器增益，从而实现环路增益控制。

3）压控振荡器VCO

NE564的压控振荡器是一改进型的射极定时多谐振荡器。主电路由Q21，Q22与Q23，Q24组成。其中Q22，Q23两射极通过⑿，⒀端外接定时电容Ct ，Q21，Q24两射极分别经电阻R22，R23接电源Q27，Q25。Q26也为电流源。Q17，Q18为控制信号输入缓冲级。接通电源，Q21，Q22与Q23，Q24双双轮流导通与截止，电容Ct 周期地充电与放电，于是Q22，Q23集成极输出极性相反的方形脉冲。根据特定设计，固有振荡频率为

t C R f 200161

其中 R 20=100Ω

f0为VCO振荡频率

图8-3 锁相环内部电原理图

4）输出放大器A2（AMPLIFIER）与直流恢复电路

A2与直流恢复电路是专为解调FM信号与FSK信号而设计的。输出放大器A2由Q37，Q38，Q39组成，显然这是一恒流源差分放大电路，来自鉴相器的误差电压由④，⑤端输入，经缓冲后，双端送入A2放大。直流恢复电路由Q42，Q43，Q44等组成，电流源Q40作Q43的有源负载。

若环路的输入为FSK信号——即频率在f1与f2之间周期性跳变的信号，则鉴相器的输出电压A2放大后分两路，一路直接送施密特触发器的输入，另一路送直流恢复电路Q42基极，由于Q43集电极通过⒁端外接一滤波电容，故直流恢复电路的输出电压就是一个平均值——直流。这个直流电压V REF再送施密特触发器另一输入端就作为基准电压。

若环路的输入为FM信号，那么在锁定状态，⒁端的电压就是FM解调信号。

5）施密特触发器（POST DETECTION PROCESSOR）

施密特触发器是专为解调FSK信号而设计的，其作用就是将模拟信号转换成TTL数字信号。直流恢复输出的直流电压基准V REF（经R26到Q49基极）与被A2放大了的误差电压V dm分别送入Q49和Q50的基极，V dm与V REF进行比较，当V dm>V REF时，则Q50导通，Q49截止，从而迫使Q54截止，Q55导通，于是⒃端输出低电平。当V dm

上限电平与下限电平之差也称为滞后电压V H 。调节V H 可消除因载波泄漏而造成的误触发而出现的FSK 解调输出，特别是在数据传输速率比较高的场合，并且此时⒁端滤波电容不能太大。

NE564的主要参数如下：

NE564的最高工作频率为50MHZ ，最大锁定范围达±12%f0，输入阻抗大于50k Ω，电源工作电压5—12V ，典型工作电压为5V ，典型工作电流为60mA ，最大允许功耗为40mV ；在频偏为±10%，中心频率为5MHZ 时，解调输出电压可达140mV p-p 。输入信号为有效值大于或等于200mV Rms 。

2、NE564基本应用电路（实验原理图）如附图G4

其中IC71及其外围器件组成FM 锁相解调电路，IC31和IC32组成锁相倍频电路。

在锁相解调电路中，信号从第6脚经交流耦合输入，2脚作为压控振荡器增益控制端，12脚和13脚外接定时电容，使振荡在10.7MHZ 上，从14脚输出调制信号经运算放大器IC72放大后输出。

在锁相倍频中，74LS393为分频器，它由两个完全相同单元组成（IC32A ，IC32B ），分别可以进行2分频，4分频，8分频，16分频，如果将IC32A 中的16分频输出与IC32B 中的时钟输入端相接则IC32B 可以组成32分频，64分频，128分频，256分频。在本实验中参考信号为f R =50Khz,进行16、32、64、128倍频。

NE564的VCO 振荡输出信号（从9脚输出）经W32与R36分压（74LS393输入信号不能大于2.4V ）由74LS393的1脚输入，分频后由NE564的3脚输入，简单的框图如图8-4。

参考输入 f R

输出f 0=N f R

图8-4 锁相倍频框图

由NE564的3脚输入的分频信号与从NE564的6脚输入的参考信号进行鉴频，输出误差电压控制VCO ，最终使VCO 输出f 0=Nf R 的频率，达到倍频目的。在锁相分频电路中，NE564的2脚为增益控制端调节W31可改变同步带大小。

NE564的12脚和13脚跨接定时电容C ，C 的由下列算式确定。

RC f 1610≈ 其Ω=100R 则 0161

Rf C =

则当 f 0 =800KHZ 时 C ≈780PF （16倍频）

f0 =1.6MHZ时C≈390PF（32倍频）

f0 =3.2MHZ时C≈195PF（64倍频）

f0 =6.4MHZ时C≈100PF（128倍频）

在实际电路中，由于分布电容的存在应比计算值偏小。

四、实验内容

1、锁相解调实验

如附图G4，用10.7 MHZ的调频信号进行解调电路实验，从IN71处输入调频信号（调频信号由高频信号源单元提供，参考高频信号源和低频信号源的使用，载波信号大小为Vp-p=2V,调制信号大小为V

Ωp-p=1.5V，频率为1Khz）。从TT71观察输出波形，微调CC70使VCO锁定在10.7Mhz，调节W71使输出波形不失真，幅度最大。观察调制信号频率大小，与调制频偏大小对输出信号的影响(当频率计工作时，输出的解调信号有抖动现象)。

2、锁相倍频实验

如附图G4（下图由IC31，IC32组成）。

由IN31输入50KHZ的纯载波（为正弦波信号，信号大小约Vp-p=2V，此信号由低频信号源部分提供，方法参见低频信号源的使用），作为参考信号。

①连接J38进行16倍频实验，根据计算的Ct值，通过连接J31，J32、J33等容值的电容（参考连接为J31、J32），通过调Ct的大小使输出信号锁定到输入信号上（锁定时TT32和IN31的频率一样），此时从TT31处测得的信号频率为16X50KHZ=800KHZ（74LS393的1脚输入信号保持在2.4V左右）。调节的方法为：用双踪示波器同时在IN31和TT32处观察输入信号和分频信号，调节Ct的大小（如果TT32的波形频率比IN31的高，即周期大则应将电容值减小，否则增大），当两信号同频同相时即锁定输出800Khz的信号。

②连接J39进行32倍频实验（参考连接为J32、J33，TT31处的频率为32X50=1.6Mhz）；连接J310进行64倍频实验（参考连接为J33、J34，TT31处的频率为64X50=3.2Mhz），连接J311进行128倍频实验（参考连接为J34、J36，TT31处的频率为128X50=6.4Mhz）。进行倍频连接时每次只能连一个，即J38、J39、J310、J311四个连接器每次只能连一个。

③将锁相倍频电路接连16倍频电路，观察锁相环，同步过程，失锁过程，再同步过程。

首先使输出信号锁定在800KHZ。用双踪示波器的探头分别测试输入信号（在IN31处）和分频后的信号（在TT32处），示波器上同时显示两处的波形，TT32处的波形为方波。

改变输入信号f R的频率（参考低频信号源的使用），①先增大f R观察示波器上两波形，开始时，两波形同步移动，此时处在同步跟踪状态。f R增加到一定值时，只有输入信号f R（正弦波）在移动。此时，处于失锁状态，记下此时的f R 值。②再减小f R直至进入锁定状态（两波同步移动）调节W31（逆时针调节）。再增大f R值直至失锁，记下f R值，比较两次的f R值，③重步骤②，找到最大的f R值，即此NE564的同步带。

五、实验报告内容

1、用表格绘制出锁相解调实验中的调制信号频率，调制频率偏与输出信号大小的关系。

2、整理锁相倍频实验中所得的数据。

①分别进行16分频，32分频，64分频，128分频的实际定时电容Ct的值。

②所测到的最大同步带值。

六、实验仪器

1、双踪示波器一台

锁相环电路

手机射频部分的关键电路----锁相环电路 锁相坏电路是一种用来消除频率误差为目的反馈控制电路，目前市场销售的手机基本上都是采用这种电路来控制射频电路中的压控振荡器。使其输出准确稳定的振荡频率。如锁相坏(PLL)电路出现故障将导致本振的频率输出不准确，则导致手机无信号。 目前通信终端设备中对频率的稳定采用的是频率合成CSYN技术。频率合成的基本方法有三种：第一种直接频率合成；第二种锁相频率合成(PLL)；第三种直接数字频率合成(DDS)。由于锁相频率合成技术在电路设计方面(简单)，成本方面控制灵敏度方面，频谱纯净度方面等。都要胜于直接频率合成，与直接数字频率合成。所以被移动通信终端设备广范采用。它在手机电路中的作用是控制压控振荡器输出的频率，相位与基准信号的频率，相位保持同步。 锁相坏电路的构成与工作原理： 1、构成：它是由鉴相器(PD)低通滤波器(LPF) 压控振荡器(VCO)三部分组成。 鉴相器：它是一个相位比较器。基准频率信号和压控振荡器输出的取样频率在其内部 进行相位比较，输出误差电压。 低通滤波器：是将鉴相器输出的锁相电压进行滤波，滤除电流中的干扰和高频成分。得到一个纯净的直流控制电压。 压控振荡器：产生手机所要的某一高频频率。 （注：SYNEN、SYNCLK、SYNDATA来自CPU控制分频器，对本振信号进行N次分频）。 当VCO产生手机所须的某一高频频率。一路去混频管，另一路反馈给锁相环，中的分频器进行N次分频。在这里为什么要进行N次分频呢？首先要说明一下基准频率与VCO振荡取样频率在鉴相要满足3个条件。 ①频率相同。②幅度相同。③相位不同。为了满足鉴相条件，所以在电路中设置了分 频器。VCO振荡频率取样信号送入分频器完成N次分频后，得到一个与基准频率相位不同，但频率

锁相环应用电路仿真

高频电子线路实训报告锁相环路仿真设计 专业 学生姓名 学号 2015 年 6 月24日

锁相环应用电路仿真 锁相环是一种自动相位控制系统，广泛应用于通信、雷达、导航以及各种测量仪器中。锁相环及其应用电路是“通信电子电路”课程教学中的重点容，但比较抽象，还涉及到新的概念和复杂的数学分析。因此无论是教师授课还是学生理解都比较困难。为此，我们将基于Multisim的锁相环应用仿真电路引入课堂教学和课后实验。实践证明，这些仿真电路可以帮助学生对相关容的理解，并为进行系统设计工作打下良好的基础。锁相环的应用电路很多，这里介绍锁相环调频、鉴频及锁相接收机的Multisim仿真电路。 1.锁相环的仿真模型 首先在Multisim软件中构造锁相环的仿真模型(图1)。基本的锁相环由鉴相器(PD)、环路滤波器(I P)和压控振荡器(VCO)三个部分组成。图中，鉴相器由模拟乘法器A 实现，压控振荡器为V3，环路滤波器由R1、C1构成。环路滤波器的输出通过R2、R3串联分压后加到 压控振荡器的输入端，直流电源V2用来调整压控振荡器的中心频率。仿真模型中，增加R2、R3及的目的就是为了便于调整压控振荡器的中心频率。 图1 锁相环的仿真模型 2.锁相接收机的仿真电路 直接调频电路的振荡器中心频率稳定度较低，而采用晶体振荡器的调频电路，其调频围又太窄。采用锁相环的调频器可以解决这个矛盾。其结构原理如图2所示。

图2 锁相环调频电路的原理框图 实现锁相调频的条件是调制信号的频谱要处于低通滤波器通带之外，也就是说，锁相环路只对慢变化的频率偏移有响应，使压控振荡器的中心频率锁定在稳定度很高的晶振频率上。而随着输人调制信号的变化，振荡频率可以发生很大偏移。 图3 锁相环调频的仿真电路 根据图2建立的仿真电路如图3所示。图中，设置压控振荡器V1在控制电压为0时，输出频率为0；控制电压为5V时，输出频率为50kHz。这样，实际上就选定了压控振荡器的中心频率为25kHz，为此设定直流电压V3为2.5V。调制电压V4通过电阻Rs接到VCO的输人端，R实际上是作为调制信号源V4的阻，这样可以保证加到VCO输人端的电压是低通滤波器的输出电压和调制电压之和，从而满足了原理图的要求。本电路中，相加功能也可以通过一个加法器来完成，但电路要变得相对复杂一些。 VCO输出波形和输人调制电压的关系如图4所示。由图可见，输出信号频率随着输人信号的变化而变化，从而实现了调频功能。

完整版锁相环工作原理.doc

基本组成和锁相环电路 1、频率合成器电路 频率合成器组成： 频率合成器电路为本机收发电路的频率源，产生接收第一本机信号源和发射电路的发射 信号源，发射信号源主要由锁相环和VCO 电路直接产生。如图3-4 所示。 在现在的移动通信终端中，用于射频前端上下变频的本振源（LO ），在射频电路中起着非常 重要的作用。本振源通常是由锁相环电路（Phase-Locked Loop ）来实现。 2.锁相环： 它广泛应用于广播通信、频率合成、自动控制及时钟同步等技术领域 3.锁相环基本原理： 锁相环包含三个主要的部分:⑴鉴相器(或相位比较器,记为PD 或 PC):是完成相位比较的单元, 用来比较输入信号和基准信号的之间的相位.它的输出电压正比于两个输入信号之相位差.⑵低通滤波器(LPF): 是个线性电路,其作用是滤除鉴相器输出电压中的高频分量,起平滑滤波的 作用 .通常由电阻、电容或电感等组成，有时也包含运算放大器。⑶压控振荡器（VCO ）：振

荡频率受控制电压控制的振荡器，而振荡频率与控制电压之间成线性关系。在PLL 中，压控振荡器实际上是把控制电压转换为相位。 1、压控振荡器的输出经过采集并分频； 2、和基准信号同时输入鉴相器； 3、鉴相器通过比较上述两个信号的频率差，然后输出一个直流脉冲电压； 4、控制 VCO ，使它的频率改变； 5、这样经过一个很短的时间，VCO的输出就会稳定于某一期望值。 锁相环电路是一种相位负反馈系统。一个完整的锁相环电路是由晶振、鉴相器、R 分频器、N 分频器、压控振荡器（VCO ）、低通滤波器（LFP）构成，并留有数据控制接口。 锁相环电路的工作原理是：在控制接口对R 分频器和N 分频器完成参数配置后。晶振产生 的参考频率（ Fref）经 R 分频后输入到鉴相器，同时VCO 的输出频率（ Fout）也经 N 分频后输入到鉴相器，鉴相器对这两个信号进行相位比较，将比较的相位差以电压或电流的方式 输出，并通过 LFP 滤波，加到 VCO 的调制端，从而控制 VCO 的输出频率，使鉴相器两输入端的 输入频率相等。 锁相环电路的计算公式见公式: Fout=(N/R)Fref 由公式可见，只要合理设置数值N 和 R，就可以通过锁相环电路产生所需要的高频信号。 4.锁相环芯片 锁相环的基准频率为13MHz ，通过内部固定数字频率分频器生成5KHz 或 6.25KHz 的参考频率。 VCO 振荡频率通过IC1 内部的可编程分频器分频后，与基准频率进行相位比较，产 生误差控制信号，去控制VCO，改变VCO的振荡频率，从而使VCO输出的频率满足要求。如图 3-5 所示。 N=F VCO /F R N：分频次数 F VCO： VCO 振荡频率

滤波法及数字锁相环法位同步提取实验 模拟锁相环实验 载波同步帧同步实验

实验十九滤波法及数字锁相环法位同步提取实验 实验项目三数字锁相环法位同步观测 （1）观测“数字锁相环输入”和“输入跳变指示”，观测当“数字锁相环输入”没有跳变和有跳变时“输入跳变指示”的波形。 从图中可以观察出，若前一位数据有跳变，则判断有效，“输入跳变指示”输出表示1；否则，输出0表示判断无效。 （2）观测“数字锁相环输入”和“鉴相输出”。观测相位超前滞后的情况 数字锁相环的超前—滞后鉴相器需要排除位流数据输入连续几位码值保持不变的不利影响。在有效的相位比较结果中仅给出相位超前或相位滞后两种相位误差极性，而相位误差的绝对大小固定不变。经观察比较，“鉴相输出”比“数字锁相环输入”超前两个码元。

（3）观测“插入指示”和“扣除指示”。 （4）以信号源模块“CLK ”为触发，观测13号模块的“BS2”。 思考题：分析波形有何特点，为什么会出现这种情况。 因为可变分频器的输出信号频率与实验所需频率接近，将其和从信号中提取的相位参考信号同时送入相位比较器，比较的结果若是载波频率高了，就通过补抹门抹掉一个输入分频器的脉冲，相当于本地振荡频率降低；相反，若示出本地频率低了时就在分频器输入端的两个输入脉冲间插入 一个脉冲，相当于本地振荡频率上升，从而了达到同步的目的。 思考题：BS2恢复的时钟是否有抖动的情况，为什么？试分析BS2抖动的区间有多大？如何减小这个抖动的区间？ 有抖动的存在，是因为可变分频器的存在使得下一个时钟沿的到来时间不确定，从而引入了相位抖动。而这种引入的误差是无法消除的。减小相位抖动的方法就是将分频器的分频数提高。

实验二十 模拟锁相环实验 实验项目一 VCO 自由振荡观测 （1）示波器CH1接TH8，CH2接TH4输出，对比观测输入及输出波形。 实验项目二 同步带测量 （1） 示波器CH1接13号模块TH8模拟锁相环输入，CH2接TH4输出BS1，观察TH4 输出处于锁定状态。将正弦波频率调小直到输出波形失锁，此时的频率大小f1为 400Hz ；将频率调大，直到TH4输出处于失锁状态，记下此时频率f2为 9.25kHz 。 对比波形可以发现TH8与TH4信号输入与输出错位半个周期 如右图所示，方波抖动，说明处于失锁状态。 记下两次波形失锁的频率，可计 算 出 同 步 带 f=9.25KHz-400Hz=8.85KHz 。

基于matlab的二阶锁相环仿真设计

1 绪论 1.1 课题背景及研究意义 在现代集成电路中，锁相环（Phase Locked Loop）是一种广泛应用于模拟、数字及数模混合电路系统中的非常重要的电路模块。该模块用于在通信的接收机中,其作用是对接收到的信号进行处理,并从其中提取某个时钟的相位信息。或者说,对于接收到的信号,仿制一个时钟信号,使得这两个信号从某种角度来看是同步的（或者说,相干的）。其作用是使得电路上的时钟和某一外部时钟的相位同步，用于完成两个信号相位同步的自动控制，即锁相。它是一个闭环的自动控制系统，它将自动频率控制和自动相位控制技术融合，它使我们的世界的一部分有序化，它的输出信号能够自动跟踪输入信号的相位变化，也可以将之称为一个相位差自动跟踪系统，它能够自动跟踪两个信号的相位差，并且靠反馈控制来达到自动调节输出信号相位的目的。其理论原理早在上世纪30年代无线电技术发展的初期就已出现，至今已逐步渗透到各个领域。伴随着空间技术的出现，锁相技术大力发展起来，其应用范围已大大拓宽，覆盖了从通信、雷达、计算机到家用电器等各领域。锁相环在通信和数字系统中可以作为时钟恢复电路应用；在电视和无线通信系统中可以用作频率合成器来选择不同的频道；此外，PLL还可应用于频率调制信号的解调。总之，PLL已经成为许多电子系统的核心部分。 锁相环路种类繁多，大致可分类如下]1[。 1.按输入信号特点分类 [1]恒定输入环路：用于稳频、频率合成等系统。 [2]随动输入环路:用于跟踪解调系统。 2.按环路构成特点分类 [1]模拟锁相环路：环路部件全部采用模拟电路，其中鉴相器为模拟乘法器，该类型的锁相环也被称作线性锁相环。 [2]混合锁相环路：即由模拟和数字电路构成，鉴相器由数字电路构成，如异或门、JK触发器等，而其他模块由模拟电路构成。 [3]全数字锁相环路：即由纯数字电路构成，该类型的锁相环的模块完全由数字电路构成而且不包括任何无源器件，如电阻和电容。 [4]集成锁相环路：环路全部构成部件做在一片集成电路中。

飞思卡尔锁相环

备战飞思卡尔智能车大赛.开始模块总结. 锁相环设置. 公式: PLLCLK=2*OSCCLK*(SYNR+1)/(REFDV+1), fbus=PLLCLK/2 void INIT_PLL(void) { CLKSEL &= 0x7f; //选用外部时钟.准备设置锁相环 PLLCTL &= 0x8F; //禁止锁相环 SYNR = 0xc9; //设置SYNR REFDV = 0x81; //设置REFDV PLLCTL |=0x70; //锁相环使能 asm NOP; asm NOP; //两个机器周期缓冲时间 while(!(CRGFLG&0x08)); //等待锁相环锁定 CLKSEL |= 0x80; //设置锁相环为时钟源 } 飞思卡尔XS128的PLL锁相环详细设置说明——关于如何提高总线工作频率PLL锁相环就相当于超频单片机超频的原因和PC机是个一道理。分频的主要原因是外设需要的工作频率往往远低于CPU/MEMORY这也和PC机南北桥的原理类似。总线频率设置过程 1、禁止总中断 2、寄存器CLKSEL(时钟选择寄存器)的第七位置0即CLKSEL_PLLSEL=0。选择时钟源为外部晶振OSCCLK(外接晶振频率)在PLL(锁相环)程序执行前内部总线频率为OSCCLK/2 3. PLLCTL_PLLON=1 打开PLL 4.设置SYNR时钟合成寄存器、REFDV时钟分频寄存器、POSTDIV三个寄存器的参数 5、_asm(nop) _asm(nop);加入两条空指令使锁相环稳定 6、while(!(CRGFLG_LOCK==1));//时钟校正同步 7、CLKSEL_PLLSEL=1; 下面详细说一下频率的计算一、时钟合成寄存器SYNR寄存器结构VCOFRQ[1:0]控制压控振动器VCO的增益默认值为00VCO的频率与VCOFRQ[1:0]对应表

实验报告一 模拟锁相环模块

模拟锁相环模块 信息工程学院08级电子班安艳芳0839107 一、实验目的 1、熟悉模拟锁相环的基本工作原理 2、掌握模拟字锁相环的基本参数及设计 二、实验仪器 JH5001通信原理综合实验系统（一台）、20MHz双踪示波器（一台）、函数信号发生器（一台） 三、实验原理和电路说明 锁相的重要性：在电信网中，同步是一个十分重要的概念。其最终目的使本地终端时钟源锁定在另一个参考时钟源上。同步的技术基础是锁相，因而锁相技术是通信中最重要的技术之一在系统工作中模拟锁相环将接收端的256KHz时钟锁在发端的256KHz的时钟上，来获得系统的同步时钟，如HDB3接收的同步时钟及后续电路同步时钟。 该模块主要由模拟锁相环UP01（MC4046）、数字分频器UP02（74LS161）、D触发器UP04（74LS74）、环路滤波器和由运放UP03（TEL2702）及阻容器件构成的输入带通滤波器（中心频率：256KHz）组成。因来自发端信道的HDB3码为归零码，归零码中含有256KHz时钟分量，经UP03B构成中心频率为256KHz 有源带通滤波器后，滤出256KHz时钟信号，该信号再通过UP03A放大，然后经UP04A和UP04B两个除二分频器（共四分频）变为64KHz信号，进入UP01鉴相输入A脚；VCO输出的512KHz输出信号经UP02进行八分频变为64KHz信号，送入UP01的鉴相输入B脚。经UP01内部鉴相器鉴相之后的误差控制信号经环路滤波器滤波送入UP01的压控振荡器输入端；WP01可以改变模拟锁相环的环路参数。正常时，VCO 锁定在外来的256KHz频率上。 模拟锁相环模块各跳线开关功能如下： 1、跳线开关KP01用于选择UP01的鉴相输出。当KP01设置于1_2时（左端），环路锁定时TPP03、 TPP05输出信号将存在一定相差；当KP01设置于2_3时（右端），选择三态门鉴相输出，环路锁定时TPP03、TPP05输出信号将不存在相差。 2、跳线开关KP021是用于选择输入锁相信号：当KP021置于1_2时，输入信号来自HDB3编码模块 的HDB3码信号；当KP021置于2_3时，选择外部的测试信号（J007输入），此信号用于测量该模拟锁相环模块的性能。

锁相环Simulink仿真模型

锁相环学习总结 通过这段的学习，我对锁相环的一些基本概念、结构构成、工作原理、主要参数以及simulink 搭建仿真模型有了较清晰的把握与理解，同时，在仿真中也出现了一些实际问题，下面我将对这段学习中对锁相环的认识和理解、设计思路以及中间所遇到的问题作一下总结： 1. 概述 锁相环（PLL ）是实现两个信号相位同步的自动控制系统，组成锁相环的基本部件有检相器（PD ）、环路滤波器（LF ）、压控振荡器（VCO ），其结构图如下所示： 2. 锁相环的基本概念和重要参数指标 锁相是相位锁定的简称，表示两个信号之间相位同步。若两正弦信号如下所示： 相位同步是指两个信号频率相等，相差为一固定值。 ) (sin )sin()()(sin )sin()('t U t U t u t U t U t u o o o o o i i i i i θθωθθω=+==+=

当i ω=o ω，两个信号之间的相位差 为一固定值， 不 随时间变化而变化，称两信号相位同步。 当i ω≠o ω，两个信号的相位差 ，不论i θ 是否等于o θ，只要时间有变化，那么相位差就会随时间变化而 变化，称此时两信号不同步。若这两个信号分别为锁相环的输入和输出，则此时环路出于失锁状态。 当环路工作时，且输入与输出信号频差在捕获带范围之内，通过环路的反馈控制，输出信号的瞬时角频率)(t v ω便由o ω向i ω方向变化，总会有一个时刻使得i ω=o ω，相位差等于0或一个非常小的常数，那么此时称为相位锁定，环路处于锁定状态。若达到锁定状态后，输入信号频率变化，通过环路控制，输出信号也继续变化 并向输入信号频率靠近，相位差保持在一个固定的常数之内，则称环路此时为跟踪状态。锁定状态可以认为是静态的相位同步，而跟踪状态则为动态的相位同步。 环路从失锁进入到锁定状态称为捕获状态。 其他几个环路工作时的重要概念： 快捕带：能使环路快捕入锁的最大频差称为环路的快捕带，记为 L ω?，两倍的快捕带为快捕范围。 捕获带：能使环路进入锁定的最大固有频差，用P ω?表示，两倍的捕获带为捕获范围。 同步带：环路在所定条件下，可缓慢增加固有频差，直到环路失锁，把能够维持环路锁定的最大固有频差成为同步带，用H ω?， o i t t θθθθ-=-)()('o i o i t t t θθωωθθ-+-=-)()()('

通信原理数字锁相环实验

通信原理实验报告三数字锁相环实验

实验3数字锁相环实验 一、实验原理和电路说明 在电信网中，同步是一个十分重要的概念。同步的种类很多，有时钟同步、比特同步等等，其最终目的使本地终端时钟源锁定在另一个参考时钟源上，如果所有的终端均采用这种方式，则所有终端将以统一步调进行工作。 同步的技术基础是锁相，因而锁相技术是通信中最重要的技术之一。锁相环分为模拟锁相环与数字锁相环，本实验将对数字锁相环进行实验。 图2.2.1 数字锁相环的结构 数字锁相环的结构如图所示，其主要由四大部分组成：参考时钟、多模分频器（一般为三种模式：超前分频、正常分频、滞后分频）、相位比较（双路相位比较）、高倍时钟振荡器（一般为参考时钟的整数倍，此倍数大于20）等。数字锁相环均在FPGA内部实现，其工作过程如图所示。

T1时刻T2时刻T3时刻T4时刻 图2.2.2 数字锁相环的基本锁相过程与数字锁相环的基本特征 在图，采样器1、2构成一个数字鉴相器，时钟信号E、F对D信号进行采样，如果采样值为01，则数字锁相环不进行调整（÷64）；如果采样值为00，则下一个分频系数为（1/63）；如果采样值为11，则下一分频系数为（÷65）。数字锁相环调整的最终结果使本地分频时钟锁在输入的信道时钟上。 在图中也给出了数字锁相环的基本锁相过程与数字锁相环的基本特征。在锁相环开始工作之前的T1时该，图中D点的时钟与输入参考时钟C没有确定的相关系，鉴相输出为00，则下一时刻分频器为÷63模式，这样使D点信号前沿提前。在T2时刻，鉴相输出为01，则下一时刻分频器为÷64模式。由于振荡器为自由方式，因而在T3时刻，鉴相输出为11，则下一时刻分频器为÷65模式，这样使D点信号前沿滞后。这样，可变分频器不断在三种模式之间进行切换，其最终目的使D点时钟信号的时钟沿在E、F时钟上升沿之间，从而使D 点信号与外部参考信号达到同步。 在该模块中，各测试点定义如下： 1、TPMZ01：本地经数字锁相环之后输出时钟（56KHz） 2、TPMZ02：本地经数字锁相环之后输出时钟（16KHz） 3、TPMZ03：外部输入时钟÷4分频后信号（16KHz） 4、TPMZ04：外部输入时钟÷4分频后延时信号（16KHz） 5、TPMZ05：数字锁相环调整信号

实验三：模拟锁相环与载波同步

实验三：模拟锁相环与载波同步 一、实验目的 1.模拟锁相环工作原理以及环路锁定状态、失锁状态、同步带、捕捉带等基本概念。 2.掌握用平方法从2DPSK信号中提取相干载波的原理及模拟锁相环的设计方法。 3.了解相干载波相位模糊现象产生的原因。 二、实验内容 1. 观察模拟锁相环的锁定状态、失锁状态及捕捉过程。 2. 观察环路的捕捉带和同步带。 3. 用平方环法从2DPSK信号中提取载波同步信号，观察相位模糊现象。 三、实验步骤 本实验使用数字信源单元、数字调制单元和载波同步单元。 1.熟悉载波同步单元的工作原理。接好电源线，打开实验箱电源开关。 2.检查要用到的数字信源单元和数字调制单元是否工作正常（用示波器观察信源NRZ-OUT(AK)和调制2DPSK信号有无，两者逻辑关系正确与否）。 3. 用示波器观察载波同步模块锁相环的锁定状态、失锁状态，测量环路的同步带、捕捉带。 环路锁定时u d 为直流、环路输入信号频率等于反馈信号频率（此锁相环中 即等于VCO信号频率）。环路失锁时u d 为差拍电压，环路输入信号频率与反馈信号频率不相等。本环路输入信号频率等于2DPSK载频的两倍，即等于调制单元CAR信号频率的两倍。环路锁定时VCO信号频率等于CAR-OUT信号频率的两倍。所以环路锁定时调制单元的CAR和载波同步单元的CAR-OUT频率完全相等。 根据上述特点可判断环路的工作状态，具体实验步骤如下： （1）观察锁定状态与失锁状态 打开电源后用示波器观察u d ，若u d 为直流，则调节载波同步模块上的可变电 容C 34，u d 随C 34 减小而减小，随C 34 增大而增大（为什么？请思考），这说明环路 处于锁定状态。用示波器同时观察调制单元的CAR和载波同步单元的CAR-OUT，可以看到两个信号频率相等。若有频率计则可分别测量CAR和CAR-OUT频率。在 锁定状态下，向某一方向变化C 34，可使u d 由直流变为交流，CAR和CAR-OUT频 率不再相等，环路由锁定状态变为失锁。

基于Matlab的数字锁相环的仿真设计

基于Matlab的数字锁相环的仿真设计 摘要：锁相环是一个能够跟踪输入信号相位变化的闭环自动跟踪系统。它广泛应用于无线电的各个领域，并且，现在已成为通信、雷达、导航、电子仪器等设备中不可缺少的一部分。然而由于锁相环设计的复杂性，用SPICE对锁相环进行仿真，数据量大，仿真时间长，而且需进行多次仿真以提取设计参数，设计周期长。本文借助于Matlab中Simulink仿真软件的灵活性、直观性，在Simulink 中利用仿真模块搭建了全数字锁相环的仿真模型。先借助模拟锁相环直观形象、易于理解的特点，通过锁相环在频率合成方面的应用，先对模拟锁相环进行了仿真，对锁相环的工作原理进行了形象的说明。在模拟锁相环的基础上，重新利用仿真模块搭建了全数字锁相环的仿真模型，通过仿真达到了设计的目的，验证了此全数字锁相环完全能达到模拟锁相环的各项功能要求。 关键词：锁相环，压控振荡器，锁定，Simulink，频率合成，仿真模块 1引言 1932年法国的H.de Bellescize提出同步捡波的理论，首次公开发表了对锁相环路的描述。到1947年，锁相环路第一次应用于电视接收机的水平和垂直扫描的同步。到70年代，随着集成电路技术的发展，逐渐出现集成的环路部件、通用单片集成锁相环路以及多种专用集成锁相环路，锁相环路逐渐变成了一个成本低、使用简便的多功能组件，为锁相技术在更广泛的领域应用提供了条件。锁相环独特的优良性能使其得到了广泛的应用，其被普遍应用于调制解调、频率合成、电视机彩色副载波提取、FM立体声解码等。随着数字技术的发展，相应出现了各种数字锁相环，它们在数字信号传输的载波同步、位同步、相干解调等方面发挥了重要的作用。而Matlab强大的数据处理和图形显示功能以及简单易学的语言形式使Matlab在工程领域得到了非常广泛的应用，特别是在系统建模与仿真方面，Matlab已成为应用最广泛的动态系统仿真软件。利用MATLAB建模可以快速地对锁相环进行仿真进而缩短开发时间。 1.1选题背景与意义 Matlab是英文MATrix LABoratory（矩阵实验室）的缩写。1980年，时任美国新墨西哥大学计算机系主任的Cleve Moler教授在给学生讲授线性代数课程时，为使学生从繁重的数值计算中解放出来，用FORTRAN语言为学生编写了方便使用Linpack和Eispack的接口程序并命名为MATLAB，这便是MATLAB的雏形。经过几年的校际流

数字锁相环试验讲义锁相环的分类模拟数字如何定义何谓

数字锁相环试验讲义 一、锁相环的分类 模拟、数字如何定义？何谓数字锁相环。是指对模拟信号进行采样量化之后（数字化）的“数字信号”的处理中应用的锁相环，还是指的对真正的“数字信号”如时钟波形进行锁定的锁相环？ 二、数字锁相环的实际应用 欲成其事，先明其义。 现代数字系统设计中，锁相环有什么样的作用。 1）在ASIC设计中的应用。 主要应用领域：窄带跟踪接收；锁相鉴频；载波恢复；频率合成。 例一：为了达到ASIC设计对时钟的要求,许多工程师都在他们的设计中加入了锁相环(PLL)。PLL有很多理想的特性，例如可以倍频、纠正时钟信号的占空比以及消除时钟在分布中产生的延迟等。这些特性使设计者们可以将价格便宜的低频晶振置于芯片外作为时钟源，然后通过在芯片中对该低频时钟源产生的信号进行倍频来得到任意更高频率的内部时钟信号。同时，通过加入PLL，设计者还可以将建立-保持时间窗与芯片时钟源的边沿对齐，并以此来控制建立-保持时间窗和输入时钟源与输出信号之间的延迟。 2）在信号源产生方面的应用 例二：由于无线电通信技术的迅速发展，对振荡信号源的要求也在不断提高。不但要求它的频率稳定度和准确度高，而且要求能方便地改换频率。实现频率合成有多种方法，但基本上可以归纳为直接合成法与间接合成法（锁相环路）两大类。 3）无线通信领域的实际应用 例三：GSM手机的频率系统包括参考频率锁相环，射频本振锁相环、中频本振锁相环。 广义的数字锁相环包括扩频通信中的码跟踪。 三、数字锁相环的基本原理 一般数字锁相环路的组成与模拟锁相环路相同，即也是由相位检波器、环路滤波器和本地振荡器等基本部件构成，但这些部件全部采用数字电路。具体来说数字锁相环由：数字鉴相器、数字环路滤波器、NCO和分频器组成。 四、实际应用中的数字锁相环的实现方法 PLL的结构和功能看起来十分简单，但实际上却非常复杂，因而即使是最好的电路设计者也很难十分顺利地完成PLL的设计。 在实际应用中，针对数字信号或数字时钟的特点，数字锁相环多采用超前滞后型吞吐脉冲的锁相环路来实现。 下面的框图是一个实用的数字锁相环的实现框图。

PLL(锁相环)电路原理及设计 [收藏]

PLL(锁相环)电路原理及设计[收藏] PLL(锁相环)电路原理及设计 在通信机等所使用的振荡电路，其所要求的频率范围要广，且频率的稳定度要高。无论多好的LC振荡电路，其频率的稳定度，都无法与晶体振荡电路比较。但是，晶体振荡器除了可以使用数字电路分频以外，其频率几乎无法改变。如果采用PLL(锁相环)(相位锁栓回路，PhaseLockedLoop)技术，除了可以得到较广的振荡频率范围以外，其频率的稳定度也很高。此一技术常使用于收音机，电视机的调谐电路上，以及CD唱盘上的电路。 一PLL(锁相环)电路的基本构成 PLL(锁相环)电路的概要 图1所示的为PLL(锁相环)电路的基本方块图。此所使用的基准信号为稳定度很高的晶体振荡电路信号。 此一电路的中心为相位此较器。相位比较器可以将基准信号与VCO (Voltage Controlled Oscillator……电压控制振荡器)的相位比较。如果此两个信号之间有相位差存在时，便会产生相位误差信号输出。 (将VCO的振荡频率与基准频率比较，利用反馈电路的控制，使两者的频率为一致。) 利用此一误差信号，可以控制VCO的振荡频率，使VCO的相位与基准信号的相位(也即是频率)成为一致。 PLL(锁相环)可以使高频率振荡器的频率与基准频率的整数倍的频率相一致。由于，基准振荡器大多为使用晶体振荡器，因此，高频率振荡器的频率稳定度可以与晶体振荡器相比美。 只要是基准频率的整数倍，便可以得到各种频率的输出。 从图1的PLL(锁相环)基本构成中，可以知道其是由VCO，相位比较器，基准频率振荡器，回路滤波器所构成。在此，假设基准振荡器的频率为fr，VCO的频率为fo。 在此一电路中，假设frgt;fo时，也即是VC0的振荡频率fo比fr低时。此时的相位比较器的输出PD 会如图2所示，产生正脉波信号，使VCO的振荡器频率提高。相反地，如果frlt;fo时，会产生负脉波信号。

模拟锁相环实验报告

实验一 模拟锁相环模块 一、实验原理和电路说明 模拟锁相环模块在通信原理综合实验系统中可作为一个独立的模块进行测试。在系统工作中模拟锁相环将接收端的256KHz 时钟锁在发端的256KHz 的时钟上，来获得系统的同步时钟，如HDB3接收的同步时钟及后续电路同步时钟。 f 0=256K H z 64K H z U P 04U P 03B U P 02 U P 01512K H z 分频器÷4 分频器÷8 H D B 3 环路 滤波器 放大器图 2.1.1 模拟锁相环组成框图 T P P 02T E S T 跳线器K P 02V C O T P P 03T P P 06 T P P 04T P P 05 256K b itp s T P P 07带通滤波器 T P P 01 U P 03A 64K H z 该模块主要由模拟锁相环UP01（MC4046）、数字分频器UP02（74LS161）、D 触发器UP04（74LS74）、环路滤波器和由运放UP03（TEL2702）及阻容器件构成的输入带通滤波器（中心频率：256KHz ）组成。在UP01内部有一个振荡器与一个高速鉴相器组成。该模拟锁相环模块的框图见图2.1.1。因来自发端信道的HDB3码为归零码，归零码中含有256KHz 时钟分量，经UP03B 构成中心频率为256KHz 有源带通滤波器后，滤出256KHz 时钟信号，该信号再通过UP03A 放大，然后经UP04A 和UP04B 两个除二分频器（共四分频）变为64KHz 信号，进入UP01鉴相输入A 脚；VCO 输出的512KHz 输出信号经UP02进行八分频变为64KHz 信号，送入UP01的鉴相输入B 脚。经UP01内部鉴相器鉴相之后的误差控制信号经环路滤波器滤波送入UP01的压控振荡器输入端；WP01可以改变模拟锁相环的环路参数。正常时，VCO 锁定在外来的256KHz 频率上。 模拟锁相环模块各跳线开关功能如下：

实验三 模拟锁相环与载波同步实验

实验三模拟锁相环与载波同步实验 一、实验目的 1. 掌握模拟锁相环的工作原理，以及环路的锁定状态、失锁状态、同步带、捕捉带等基本概念 2. 掌握用平方环法从2DPSK信号中提取相干载波的原理及模拟锁相环的设计方法 3. 了解相干载波相位模糊现象产生的原因 二、实验内容 1. 观察模拟锁相环的锁定状态、失锁状态及捕捉过程 2. 观察环路的捕捉带和同步带 3. 用平方环法从2DPSK信号中提取载波同步信号，观察相位模糊现象 三、基本原理 常用平方环或同相正交环（科斯塔斯环）从2DPSK信号中提取相干载波。本实验用平方环，其原理方框图及电路原理图如图3-1、图3-2所示。 图3-1 载波同步方框图 载波同步模块上有以下测试点及输入输出点： ? 2DPSK-IN 2DPSK信号输入点 ? MU 平方器输出测试点，V P-P＞1V ? COMP 锁相环输入信号测试点 ? Ud 锁相环压控电压测试点 ? VCO 锁相环输出信号测试点，V P-P＞0.2V ? CAR-OUT 相干载波信号输出点/测试点

图3-2 载波同步电原理图

图3-1中各单元与图3-2中的主要元器件的对应关系如下： ? 平方器 U2：模拟乘法器MC1496 ? 鉴相器 U4: 锁相环HC4046 ? 环路滤波器 U4: 锁相环HC4046 ? 压控振荡器 U4: 锁相环HC4046 ? ÷2 U6：D 触发器74HC74 ? 移相器 U8：单稳态触发器74LS123 ? 滤波器 电感L1；电容C43 ? 压控振荡器 U5: 锁相环CD4046 锁相环由鉴相器（PD ）、环路滤波器（LF ）及压控振荡器（VCO ）组成，如图3-3所示。 u o (t) 图3-3 锁相环方框图 模拟锁相环中，PD 是一个模拟乘法器，LF 是一个有源或无源低通滤波器。锁相环路是一个相位负反馈系统，PD 检测u i (t)与u o (t)之间的相位误差并进行运算形成误差电压u d (t)，LF 用来滤除乘法器输出的高频分量（包括和频及其他的高频噪声）形成控制电压u c (t)，在u c (t)的作用下、u o (t)的相位向u i (t)的相位靠近。设u i (t)=U i sin[ωi t+θi (t)]，u o (t)=U o cos[ωi t+θo (t)]，则u d (t)=U d sin θe (t)，θe (t)=θi (t)-θo (t)，故模拟锁相环的PD 是一个正弦PD 。设u c (t)=u d (t)F(P)，F(P)为LF 的传输算子，VCO 的压控灵敏度为K o ，则环路的数学模型如图3-4所示。 θi (t) o (t) 图3-4 模拟环数学模型 当6 )(π θ≤ t e 时，e d e d U t U θθ=)(sin ，令K d =U d 为PD 的线性化鉴相灵敏度、单位

锁相环仿真(基于MATLAB)

锁相环仿真 1.锁相环的理论分析 1．1锁相环的基本组成 锁相环路是一种反馈控制电路，简称锁相环（PLL,Phase-Locked Loop）。锁相环的特点是：利用外部输入的参考信号控制环路内部振荡信号的频率和相位。因锁相环可以实现输出信号频率对输入信号频率的自动跟踪，所以锁相环通常用于闭环跟踪电路。锁相环在工作的过程中，当输出信号的频率与输入信号的频率相等时，输出电压与输入电压保持固定的相位差值，即输出电压与输入电压的相位被锁住，这就是锁相环名称的由来。锁相环通常由鉴相器（PD,Phase Detector）、环路滤波器（LF,Loop Filter）和压控振荡器（VCO,Voltage Controlled Oscillator）三部分组成，锁相环组成的原理框图如图示： 锁相环中的鉴相器又称为相位比较器，它的作用是检测输入信号和输出信号的相位差，并将检测出的相位差信号转换成u D（t）电压信号输出，该信号经低通滤波器滤波后形成压控振荡器的控制电压u C（t），对振荡器输出信号的频率实施控制。 1．2锁相环的工作原理 1.2.1鉴相器 锁相环中的鉴相器（PD）通常由模拟乘法器组成，利用模拟乘法器组成的鉴相器电路如图示： 鉴相器的工作原理是：设外界输入的信号电压和压控振荡 器输出的信号电压分别为： 式中的ω0为压控振荡器在输入控制电压为零或为直流电压时的振荡角频率，称为电路的固有振荡角频率。则模拟乘法器的输出电压u D为：

1.2.2 低通滤波器 低通滤波器（LF）的将上式中的和频分量滤掉，剩下的差频分量作为压控振荡器的输入控制电压u C（t）。即u C（t）为： 式中的ωi为输入信号的瞬时振荡角频率，θi（t）和θO（t）分别为输入信号和输出信号的瞬时位相，根据相量的关系可得瞬时频率和瞬时位相的关系为： 即 则，瞬时相位差θd为 对两边求微分，可得频差的关系式为 上式等于零，说明锁相环进入相位锁定的状态，此时输出和输入信号的频率和相位保持恒定不变的状态，u c（t）为恒定值。当上式不等于零时，说明锁相环的相位还未锁定，输入信号和输出信号的频率不等，u c（t）随时间而变。 1.2.3 压控振荡器 压控振荡器（VCO）的压控特性如图示 该特性说明压控振荡器的振荡频率ωu以ω0为中心，随输入信号电压u c（t）线 性地变化，变化的关系如下：

实验三 模拟锁相环与载波同步

实验三 模拟锁相环与载波同步 一、实验目的 1.掌握模拟锁相环的工作原理，以及环路的锁定状态、失锁状态、同步带、捕捉带等基本概念。 2.掌握用平方环法从 2DPSK 信号中提取相干载波的原理及模拟锁相环的设计方法。 3.了解2DPSK 相干载波相位模糊现象产生的原因。 二、实验原理 通信系统常用平方环或同相正交环（科斯塔斯环）从 2DPSK 信号中提取相干载波。本实验使用平方环提取想干载波，其载波同步原理方框图如图 l 所示。 图1 载波同步方框图 锁相环由鉴相器（PD ）、环路滤波器（LF ）、及压控振荡器（VCO ）组成，如图2所示。 图2 锁相环方框图 模拟锁相环中，PD 是一个模拟乘法器，LF 是一个有源或无源低通滤波器。锁相环路是一个相位负反馈系统，PD 检测 u i (t)与 u o (t)之间的相位误差并进行运算形成误差电压 u d (t),LF 来滤除乘法器输出的高频分量（包括和频及其他的高频噪声）形成控制电压 u c (t)，在 u o (t)的作用下、u o (t)的相位向u i (t)的相位靠近。设u i (t)=U i sin [ωi t+θi (t)]，u o (t)=U o sin [ωo t+θo (t)]，则 ud(t) =Udsin θe (t)，θe (t) =θi (t)- θo (t)，故模拟锁相环的 PD 是一个正弦PD 。设u c (t)=u d (t)F (P)，F （P ）为LF 的传输算子，VCO 的压控灵敏度为K ，则环路的数学模型如图 3 所示。 图3 模拟环数学模型 当6)(π θ≤t e 时，U d sin =)(t c θU d e θ，令d d U K =为PD 的线性化鉴相灵敏度、单位为V/rad ，则环路线性化数学模型如图4所示。

用LabVIEW模拟锁相环

用LabVIEW模拟锁相环毕业设计(论文)中文摘要 毕业设计(论文)外文摘要

目录1 引言 1.1 LabVIEW概述 1.2 LabVIEW 工作环境 1.2.1 LABVIEW 的工作窗口 1.2.2 LabVIEW的操作模块 1.2.3 虚拟仪器程序（VI）的基本组成 2 锁相环理论介绍 2.1 锁定与跟踪的概念 2.1.1锁相环理论分析 2.1.3环路组成 3 虚拟锁相环电路的具体实现 3.1正弦鉴相器的实现 3.1.1正弦鉴相器理论分析 3.1.2正弦鉴相器虚拟转换 3.2 滤波器（LF） 3.3 压控振荡器(VCO) 4 子VI 4.1 时钟发生器的实现 4.2移位寄存器的实现 4.3分频器的实现 4.4子VI的具体实现步骤 5 程序的前面板图和程序图

结论 参考文献 1 引言 锁相环路（PLL）是一个能够跟踪输入信号相位的闭环自动控制系统。 它在无线电技术的各个领域得到了广泛的应用。锁相环路具有载波跟踪特性，作为一个窄带跟踪滤波器，可提取淹没在噪声之中的信号；用高稳定的 参考振荡器锁定，可以提供一系列频率稳定的频率源；可进行高精度的相位 与频率测量等等。它具有调制跟踪特性，可制成高性能的调制器和解调器。 它具有低门限特性，可以大大改善模拟信号和数字信号的解调质量。 对所相环路的研究需首先建立完整的数学模型，继而以模型为基础，用LabVIEW实现其各种工作状态下的性能与指标，诸如跟踪、捕获等等。 1.1 LabVIEW概述 LabVIEW（Laboratory Virtual Instrument Workbench, 实验室虚拟仪器工程平台)是美国NI公司(National Instrument Company)推出的一种基于G语言(Graphics Language,图形化编程语言 )的虚拟仪器软件开发工具。 用LabVIEW设计的虚拟仪器可脱离LabVIEW 开发环境，最终用户看见的是和实际的硬件仪器相似的操作面板。 LabVIEW 为虚拟仪器设计者提供了一个便捷轻松的设计环境。利用它设计者可以像搭积木一样，轻松组建一个测量系统和构建自己的仪器面板，而无需进行任何烦琐的计算机代码的编写。 1.2 LabVIEW 工作环境 1.2.1 LABVIEW 的工作窗口 主要由两个窗口组成：一个是前面板开发窗口，用于编辑和显示VI前面板

简述锁相环

南京机电职业技术学院 毕业设计(论文) 题目 40MHz简易锁相环的设计 系部电子工程系专业电子信息技术工程 姓名王鑫学号 G1210145 指导教师吕彬森 2015 年 04 月09日

摘要 在无线收发信机电路中，除了发射机和接收机外，还有一个非常重要的部分就是本地振荡电路。为了保证本地振荡模块输出信号的频率稳定性和较低的相位噪声，通常本振采用锁相环技术来实现，特别在无线通信领域。 本文阐述了锁相环的基本结构和工作原理，从锁相环稳定性的角度出发，给出了无线通信电路中使用40MHz 锁相环的电路设计，并且将方案中锁相环电路进行了仿真，最终满足40MHz 锁相环的设计要求。 关键词：锁相环；鉴相器；压控振荡器

Abstract（外语专业的需要） 【英文摘要正文输入】 In the wireless transceiver circuit, in addition to the transmitter and the receiver, there is a very important part of the local oscillator circuit is. In order to ensure the stability of the local oscillator module, output signal frequency and low phase noise, the vibration by using phase locked loop technique, especially in the field of wireless communications. This paper introduces the basic structure and working principle of the phase-locked loop PLL, starting from the stability of the 40MHz PLL circuit design is given of the use of wireless communication circuit, and the scheme of PLL circuit simulation, and ultimately meet the design requirements of 40MHz phase locked loop. Keywords: Attenuation network; Attenuation quantity; Amplifier; broadband