ADI官网下载了个资料，对于PLL学习和设计来说都非常实用的好资料，转发过来，希望对大家有帮助（原文链接
https://www.doczj.com/doc/a03831052.html,/zh/content/cast_faq_PLL/fca.html#faq_pll_01）
?参考晶振有哪些要求？我该如何选择参考源？
?请详细解释一下控制时序，电平及要求？
?控制多片PLL芯片时，串行控制线是否可以复用？
?请简要介绍一下环路滤波器参数的设置？
?环路滤波器采用有源滤波器还是无源滤波器？
?PLL对于VCO有什么要求？以及如何设计VCO输出功率分配器？
?如何设置电荷泵的极性？
?锁定指示电路如何设计？
?PLL对射频输入信号有什么要求？
?PLL芯片对电源的要求有哪些？
?内部集成了VCO的ADF4360-x，其VCO中心频率如何设定？
?锁相环输出的谐波？
?锁相环系统的相位噪声来源有哪些？减小相位噪声的措施有哪些？
?为何我测出的相位噪声性能低于ADISimPLL仿真预期值？
?锁相环锁定时间取决于哪些因素？如何加速锁定？
?为何我的锁相环在做高低温试验的时候，出现频率失锁？
?非跳频（单频）应用中，最高的鉴相频率有什么限制？
?频繁地开关锁相环芯片的电源会对锁相环有何影响？
?您能控制PLL芯片了么？，R分频和N分频配置好了么？
?您的晶振输出功率有多大？VCO的输出功率有多大？
?您的PFD鉴相极性是正还是负？
?您的VCO输出频率是在哪一点？最低频率？最高频率？还是中间的某一点？VCO 的控制电压有多大？
?您的PLL环路带宽和相位裕度有多大？
?评价PLL频率合成器噪声性能的依据是什么？
?小数分频的锁相环杂散的分布规律是什么？
?到底用小数分频好还是整数分频好？
?ADI提供的锁相环仿真工具ADISimPLL支持哪些芯片，有什么优点？
?分频–获得高精度时钟参考源？
?PLL，VCO闭环调制，短程无线发射芯片？
?PLL，VCO开环调制？
?时钟净化----时钟抖动（jitter）更小？
?时钟恢复（Clock Recovery）？
问题：参考晶振有哪些要求？我该如何选择参考源？
答案：波形：可以使正弦波，也可以为方波。
功率：满足参考输入灵敏度的要求。
稳定性：通常用TCXO，稳定性要求< 2 ppm。这里给出几种参考的稳定
性指标和相位噪声指标。
名称频率范围（MHz）频率稳定度（ppm）相位噪声dBc/Hz@10kHz 价格
普通晶体振荡器SPXO 1~100 +/-10~+/-100 低
压控晶体振荡器VCXO 1~60 +/-1~+/-50
温度补偿晶体振荡器
1-60 +/-0.1~+/-5
TCXO
压控振荡器VCO 宽-110
恒温控制晶体振荡器
10~20 0.0005~0.01 -150, -120@10Hz 非常高OCXO
频率范围：ADI提供的PLL产品也可以工作在低于最小的参考输入频率
下，条件是输入信号的转换速率要满足给定的要求。
例如，ADF4106的数据手册要求的最小参考输入信号REFIN为20MHz，
功率最小为-5dBm，这相当于转换速率（slew rate）为22.6V/us，峰峰值
为360mV的正弦波。具体计算如下：对正弦波Vp*sin(2*pi*f*t)而言，转
换速率Slew Rate=dv/dt|max=2*pi*f*Vp。那么我们来考察功率为-5dBm（50
欧姆系统）（Vp=180mV）的信号，其峰峰值为360mV，其转换速率为
Slew Rate=dv/dt|max=2*pi*f*Vp=22.6V/us
所以，只要REFIN功率满足要求，并且输入信号的转换速率高于
22.6V/us ，REFIN可以工作在低于20MHz的条件下。具体实现是，一个
转换时间为146ns的3.3V CMOS输入可以很容易的满足该项要求。总的
来说，用功率较大的方波信号作为参考可以使REFIN工作在低于数据手
册上给出的最低频率限制。
在PLL频率综合器的设计中，我们推荐使用温度补偿型晶振（TCXO）。在需要微调参考的情况下使用VCXO，需要注意VCXO灵敏度比较小，比如100Hz/V，所以设计环路滤波器的带宽不能很大（比如200Hz），否则构成滤波器的电容将会很大，而电阻会很小。普通有源晶振，由于其温度稳定性差，在高精度的频率设计中不推荐使用。
问题：请详细解释一下控制时序，电平及要求？
答案：ADI的所有锁相环产品控制接口均为三线串行控制接口。如图1
所示。要注意的是：在ADI的PLL产品中，大多数的时序图如图7中上面的图所示，该图是错误的，正确的时序图如图7中下面的图所示，LE 的上升沿应跟Clock的上升沿对齐，而非Clock的下降沿。
图1 PLL频率合成器的串行控制接口（3 Wire Serial Interface）
控制接口由时钟CLOCK，数据DATA，加载使能LE构成。加载使能LE 的下降沿提供起始串行数据的同步。串行数据先移位到PLL频率合成器
的移位寄存器中，然后在LE的上升沿更新内部相应寄存器。注意到时序图中有两种LE的控制方法。
SPI控制接口为3V/3.3V CMOS电平。
另外，需要注意的是对PLL芯片的寄存器进行写操作时，需要按照一定的次序来写，具体请参照芯片资料中的描述。特别地，在对ADF4360的寄存器进行操作时，注意在写控制寄存器和N计数器间要有一定的延时。
控制信号的产生，可以用MCU，DSP，或者FPGA。产生的时钟和数据一定要干净，过冲小。当用FPGA产生时，要避免竞争和冒险现象，防止产生毛刺。如果毛刺无法避免，可以在数据线和时钟线上并联一个
10~47pF的电容，来吸收这些毛刺。
问题：控制多片PLL芯片时，串行控制线是否可以复用？
答案：一般地，控制PLL的信号包括：CE，LE，CLK，DATA。CLK和DATA信号可以共用，即占用2个MCU的IO口，用LE信号来控制对哪个PLL芯片进行操作。多个LE信号也可以共用一个MCU的IO口，这时需要用CE信号对芯片进行上电和下电的控制。
问题：请简要介绍一下环路滤波器参数的设置？
答案：ADISimPLL V3.0使应用工程师从繁杂的数学计算中解脱出来。我们只要输入设置环路滤波器的几个关键参数，ADISimPLL就可以自动计算出我们所需要的滤波器元器件的数值。这些参数包括，鉴相频率PFD，电荷泵电流Icp，环路带宽BW，相位裕度，VCO控制灵敏度Kv，滤波器的形式（有源还是无源，阶数）。计算出的结果往往不是我们在市面上能够买到的元器件数值，只要选择一个最接近元器件的就可以。
通常环路的带宽设置为鉴相频率的1/10或者1/20。
相位裕度设置为45度。
滤波器优先选择无源滤波器。
滤波器开环增益和闭环增益以及相位噪声图之间的关系。闭环增益的转折频率就是环路带宽。相位噪声图上，该点对应于相位噪声曲线的转折频率。如果设计的锁相环噪声太大，就会出现频谱分析仪上看到的转折频率大于所设定的环路带宽。
问题：环路滤波器采用有源滤波器还是无源滤波器？
答案：有源滤波器因为采用放大器而引入噪声，所以采用有源滤波器的PLL产生的频率的相位噪声性能会比采用无源滤波器的PLL输出差。因此在设计中我们尽量选用无源滤波器。其中三阶无源滤波器是最常用的一种结构。PLL频率合成器的电荷泵电压Vp一般取5V或者稍高，电荷泵电流通过环路滤波器积分后的最大控制电压低于Vp或者接近Vp。如果VCO/VCXO的控制电压在此范围之内，无源滤波器完全能够胜任。
当VCO/VCXO的控制电压超出了Vp，或者非常接近Vp的时候，就需要用有源滤波器。在对环路误差信号进行滤波的同时，也提供一定的增益，从而调整VCO/VCXO控制电压到合适的范围。
那么如何选择有源滤波器的放大器呢？这类应用主要关心一下的技术指标：
低失调电压（Low Offset Voltage）[通常小于500μV]
低偏流（Low Bias Current）[通常小于50pA]
如果是单电源供电，需要考虑使用轨到轨（Rail-to-Rail）输出型放大器。
这里提供几种常见的PLL滤波器应用放大器的型号。
AD711/2, AD797, AD820/2, AD8510/2, AD8605/6, AD8610/20, AD8651/2, OP162/262, OP184/284, OP249, OP27.
问题：PLL对于VCO有什么要求？以及如何设计VCO输出功率分配器？
答案：选择VCO时，尽量选择VCO的输出频率对应的控制电压在可用调谐电压范围的中点。选用低控制电压的VCO可以简化PLL设计。
VCO的输出通过一个简单的电阻分配网络来完成功率分配。从VCO的输出看到电阻网络的阻抗为18+(18+50)//(18+50)=52ohm。形成与VCO的输出阻抗匹配。下图中ABC三点功率关系。B，C点的功率比A点小6dB。
如图是ADF4360-7输出频率在850MHz~950MHz时的输出匹配电路，注意该例是匹配到50欧的负载。如果负载是75欧，那么匹配电路无需改动，
ADF4360-7的输出级为电流源，负载值的小变动不会造成很大的影响，但要注意差分输出端的负载需相等。
ADF4360-7 输出匹配电路
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Re: 非常实用、超详细的锁相环常见问题解答~
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小爬7262014-6-17 下午3:04 （回复小爬726 ）
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问题：如何设置电荷泵的极性？
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答案：在下列情况下，电荷泵的极性为正。
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o环路滤波器为无源滤波器，VCO的控制灵敏度为正（即，随着控制电压的升高，输出频率增大）。
在下列情况下，电荷泵的极性为负。
o环路滤波器为有源滤波器，并且放大环节为反相放大；VCO的控制灵敏度为正。
o环路滤波器为无源滤波器，VCO的控制灵敏度为负。
o PLL分频应用，滤波器为无源型。即参考信号直接RF反馈分频输入端，VCO 反馈到参考输入的情况。
问题：锁定指示电路如何设计？
答案：PLL锁定指示分为模拟锁定指示和数字锁定指示两种
鉴相器和电荷泵原理图
数字锁定指示：当PFD的输入端连续检测到相位误差小于15ns的次数为3(5)次，那么PLL就会给出数字锁定指示。
数字锁定指示的工作频率范围：通常为5kHz~50MHz。在更低的PFD频率上，漏电流会触发锁定指示电路；在更高的频率上，15ns的时间裕度不再适合。在数字锁定指示的工作频段范围之外，推荐使用模拟锁定指示。
模拟锁定指示对电荷泵输入端的Up脉冲和Down脉冲进行异或处理后得出的脉冲串。所以当锁定时，锁定指示电路的输出为带窄负脉冲串的高电平信号。图为一个典型的模拟锁定指示输出（MUXOUT输出端单独加上拉电阻的情况）。
模拟锁定指示的输出级为N沟道开漏结构，需要外接上拉电阻，通常为10KOhm~160kohm。我们可以通过一个积分电路（低通滤波器）得到一个平坦的高电平输出，如图所是的蓝色框电路。
误锁定的一个条件：参考信号REFIN信号丢失。当REFIN信号与PLL
频合器断开连接时，PLL显然会失锁；然而，ADF41xx系列的PLL，其数字锁定指示用REFIN时钟来检查是否锁定，如果PLL先前已经锁定，REFIN时钟突然丢失，PLL会继续显示锁定状态。解决方法是使用模拟锁定指示。
当VCXO代替VCO时，PLL常常失锁的原因。
以ADF4001为例说明。VCXO的输入阻抗通常较小（相对于VCO而言），大约为100kohm。这样VCXO需要的电流必须由PLL来提供。PFD=2MHz，Icp=1.25mA，Vtune=4V，VCXO输入阻抗=100kohm，VCXO控制口电流=4/100k=40uA。在PFD输入端，用于抵消VCXO的输入电流而需要的静态相位误差
16ns>15ns，所以，数字锁定指示为低电平。
解决方法1，使用模拟锁定指示。
解决方法2，使用更高的电荷泵电流来减小静态相位误差。增大环路滤波器电容，使放电变缓。
问题：PLL对射频输入信号有什么要求？
答案：频率指标：可以工作在低于最小的射频输入信号频率上，条件是RF信号的Slew Rate满足要求。例如，ADF4106数据手册规定最小射频输入信号500MHz，功率为-10dBm，这相应于峰峰值为200mV，slew rate=314V/us。如果您的输入信号频率低于500MHz，但功率满足要求，并且slew rate大于314V/us，那么ADF4106同样能够正常工作。通常LVDS 驱动器的转换速率可以很容易达到1000V/us。
Slew Rate = dv/dt | max= 2 * pi * f * Vp = 314V/us
问题：PLL芯片对电源的要求有哪些？
答案：要求PLL电源和电荷泵电源具有良好的退耦，相比之下，电荷泵的电源具有更加严格的要求。具体实现如下：
在电源引脚出依次放置0.1μF，0.01μF，100pF的电容。最大限度滤除电源线上的干扰。大电容的等效串联电阻往往较大，而且对高频噪声的滤波效果较差，高频噪声的抑制需要用小容值的电容。下图可以看到，随着频率的升高，经过一定的转折频率后，电容开始呈现电感的特性。不同的电容值，其转折频率往往不同，电容越大，转折频率越低，其滤除高频信号的能力越差。
另外在电源线上串联一个小电阻（18ohm）也是隔离噪声的一种常用方法。
问题：内部集成了VCO的ADF4360-x，其VCO中心频率如何设定？
答案：VCO的中心频率由下列三个因素决定。
1.VCO的电容C VCO
2.由芯片内部Bond Wires引入的电感L BW
3.外置电感L EXT。即
其中前2项由器件决定，这样只要给定一个外置电感，就可以得到VCO 的输出中心频率。VCO的控制灵敏度在相应的数据手册上给出。作为一个例子，图2和图3给出了ADF4360-7的集成VCO特性。
图2 ADF4360-7 VCO输出中心频率与外置电感的关系
图3 ADF4360-7 VCO的灵敏度与外置电感的关系
电感的选取，最好选用高Q值的。Coilcraft公司是不错的选择。市面上常见的电感基本在1nH以上。更小的电感可以用PCB导线制作。这里给出一个计算PCB引线电感的简单公式，如图4所示。
图4 导线电感的模型
问题：锁相环输出的谐波？
答案：一般地，锁相环的输出都会包含基波的谐波分量。下图为ADF4360-7输出400MHz时的2nd，3rd和4th谐波分量，在芯片资料中一般都会给出这些指标。因为与基波离得比较远，所以用一个低通滤波器就可以很好地滤除掉。
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Re: 非常实用、超详细的锁相环常见问题解答~
小爬7262014-6-17 下午3:07 （回复小爬726 ）
问题：锁相环系统的相位噪声来源有哪些？减小相位噪声的措施有哪些？
答案：参考晶振（TCXO，VCXO）和R分频，PLL电荷泵，压控振荡器（VCO），N分频。锁相环系统的相位噪声来源于四个部分，参考输入，反馈分频1/N，电荷泵，VCO。这四部分贡献项可以用公式来表示。
锁相环相位噪声贡献项模型
对来说，系统闭环增益为低通特性，所以在环路带宽内，参考输入的相位噪声和N分频的噪声占很大比例（所以相同的输出频率，通过改变鉴相频率的方法并不会改善带内的相噪，因为参考源并未变化）。同样对S cp2来说，它对系统的相位噪声的影响也取决于系统的闭环增益
，与前面第一项的不同之处是，它还受限于电荷泵的增益K d，所以在环路的带宽内，电荷泵的相位噪声也很重要。对S vco2项来说，它对系
统的相位噪声的影响取决于，而的幅频特性为高通，所以在环路带宽内VCO的贡献项可以忽略不计。如下图所示。
绿色线为参考源的相位噪声，绿色虚线代表经过低通后的相位噪声。红色实线为VCO的相位噪声，虚线是经过高通滤波器后的相位噪声。粉红色实线是PLL（鉴相器和电荷泵）的相位噪声，粉色虚线是经过低通滤波器的相位噪声。黑色实线为合成的相位噪声输出。
减小相位噪声的措施：
（1）增大鉴相频率（N变小）
（2）缩小环路带宽（限制噪声）
（3）增大电荷泵电流（Kd）
（4）参考晶振选用更低噪声的产品。
如果在频谱分析仪上测出的单边带相位噪声曲线的转折频率大于设计的环路带宽，说明系统的噪声太大，应该检查参考晶振，电荷泵的电流，PLL Core Power Level。
问题：为何我测出的相位噪声性能低于ADISimPLL仿真预期值？
答案：目前的PLL集成芯片所能达到的相位噪声基底大概为-216dBc/Hz。新推出的PLL该性能可能会更低。他们能够综合出低相噪的频率。然而要真正实现低相噪的频率，需要考虑很多的因素。ADISimPLL提供了预计相位噪声的一种方法，但是，这种预测，是在下列条件下进行的：
o PLL芯片工作的电源纹波足够低--------------不会恶化噪声基底。
o PLL芯片的RF反馈输入（VCO的输出）具有合适的驱动能力，-----------不容许计数器错误计数。
o PLL芯片的REF参考输入具有合适的驱动能力，------------不容许参考计数器错误计数。
o PLL环路滤波器的电阻不会增加任何额外的噪声，-------------不高于热（Johnson）噪声。
o VCO的工作电压纹波足够小，--------不会恶化由于频率牵引引起的相位噪声。
o环路滤波器屏蔽足够好，-----------VCO的控制线上不会串入其他干扰信号。
o环路滤波器布局布线良好，------------防止出现来源于数字电路的窄脉冲出现在滤波器输入端并直接耦合到输出端。
实际的情况往往是：
o PLL或者VCO的电源直接来源于三端稳压器件。如果对指标要求不是很严格，这样的条件下也许能够正常工作，但是噪声太大的电源难以使低噪声的
PLL达到低噪声的要求。
o PLL附近存在数字电路，这是宽带噪声源，尤其是PLL与数字电路共用电源的情况下。
o电源退耦不够。
o电路设计匹配不好，尤其是射频输入口。
o电路板布局布线问题。锁相环系统的杂散来源有哪些？减小杂散的措施有哪些？
来源
1.PLL本身引入的杂散。以鉴相频率为间隔的杂散，这时锁相环中最常见的杂
散信号。来源于电荷泵的漏电流，电荷泵源电流和汇电流及其失配。小数分频锁相环的固有杂散。
2.外界串扰引入的杂散这些串扰包括工频干扰，计算机显示器行频，场频干扰，
手机，附近功率放大器。参考晶体（晶振）串扰。
措施
1.良好的电源退耦
2.良好的布局布线
3.环路滤波器的阶数更高，带宽更窄。
4.提高鉴相频率，使得参考杂散落在环路带宽以外。
5.本振源板加屏蔽壳以屏蔽外界串扰
问题：锁相环锁定时间取决于哪些因素？如何加速锁定？
答案：定性分析：设初始频率f1，终止频率f2，频率跳变量f jump=|f1-f2|，频率锁定误差容限f tol，环路带宽BW。锁定时间LT。
环路带宽直接决定了锁定时间。环路带宽越大，锁定时间越短，反之，锁定时间越长。
频率跳变的大小决定锁定时间。频率跳变越大，锁定时间越长，反之，越短。但是应该指出，如果频率跳变量和频率误差按等比例变化，那么锁定时间相等。
最佳锁定时间LT需要45~48度的相位裕度。所定时间的经验公式：
加速环路锁定的方法：（1）增大环路带宽。环路带宽与锁定时间是一对矛盾。设计工程师需要对其作出折衷选择。增大环路带宽，同时意味着降低了对杂散信号的衰减，增大了相位噪声。如果增大环路带宽到大于鉴相频率的五分之一，环路可能变得不稳定，并导致彻底失锁。（2）增大鉴相频率。鉴相频率决定了反馈分频和参考频率的比较速度，从而加快了电荷泵对环路滤波器的充放电，到达预定的控制电压，有效减小锁定时间。
需要注意的是，鉴相频率的增大，往往意味着需要增加环路带宽。（3）采用两个锁相环，乒乓式工作。两个频率之间采用高速开关进行切换。（4）采用具有快速锁定能力的锁相环产品：ADF4193，其锁定时间可以满足GSM基站的要求（20us）。（5）另外，环路滤波器的电容（尤其是C2的影响），请选用低介电吸收（Dielectric Absorption）（DA）的电容，如介质为聚丙烯材料的电容，其DA典型值为0.001%~0.02%。（6）避免控制电压工作在地和电荷泵电压Vp附近。相应于输出频率的控制电压最好在Vp/2附近。
问题：为何我的锁相环在做高低温试验的时候，出现频率失锁？
答案：高低温试验失败，可以从器件的选择上考虑，锁相环是一个闭环系统，任何一个环节上的器件高低温失效都有可能导致锁相环失锁。先从PLL频率合成器的外围电路逐个找出原因，如参考源（TCXO，）是否在高低温试验的范围之内？ADFxxxx系列产品的温度范围为-40~+85度。
问题：非跳频（单频）应用中，最高的鉴相频率有什么限制？
答案：如果是单频应用，工程师都希望工作在很高的鉴相频率上，以获得最佳的相位噪声。数据手册都提供了最高鉴相频率的值，另外，只要寄存器中B > A，并且B > 2，就可能是环路锁定。
通常最高频率的限制是：
/p>
这里P为预分频计数器的数值。ADF4xxx产品的预分频值最小可以到8/9，容许他们工作在较高的鉴相频率上。
问题：频繁地开关锁相环芯片的电源会对锁相环有何影响？
答案：不建议频繁地开关锁相环的电源，这可能会使芯片暂时进入一种不稳定的电源状态（下电时电容泻放电荷不充分，上电时电容充电不充分），从而导致锁相环不能锁定。如果产品要求如此，则可使用芯片资料中提到的“CE pin method”来对芯片进行上电和下电。
问题：您能控制PLL芯片了么？，R分频和N分频配置好了么？
答案：检查方法，Power Down观测电流变化，MUXOUT引脚观测内部信号，如VDD，GND，R分频输出，N分频输出，等等。
时序要正确。控制电平要兼容。这一步是基础。SPI口可以用MCU，DSP，或者FPGA提供。
问题：您的晶振输出功率有多大？VCO的输出功率有多大？
答案：功率要满足输入灵敏度的要求。参考计数器和反馈计数器不会错误工作。
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问题：您的PFD鉴相极性是正还是负？
答案：具体设置详见鉴相器极性设置。（在ADF4113HV中关于鉴相器极性的描述有误，鉴相器极性位应该是1表示正，0表示负）
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Re: 非常实用、超详细的锁相环常见问题解答~
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小爬7262014-6-17 下午3:09 （回复小爬726 ）
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问题：您的VCO输出频率是在哪一点？最低频率？最高频率？还是中间的某一点？VCO的控制电压有多大？
答案：确保VCO的控制电压在预期的范围之内。
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问题：您的PLL环路带宽和相位裕度有多大？
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答案：为了使锁相环易于锁定，开始可以设计一个环路带宽等于鉴相频率1/10的低通滤波器，环路锁定后，可以进一步调节到更窄的环路上。45度的相位裕度，可以确保环路是稳定的。
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问题：评价PLL频率合成器噪声性能的依据是什么？
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答案：PLL频率合成器的噪声基底（Phase Noise Figure of Merit）（）是一个重要依据。该指标是将鉴相频率，反馈分频系数归一化后的相位噪声指标。
PLL频率合成器输出的相位噪声与鉴相频率以及反馈分频系数之间的关系是
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改写该方程，
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我们可以从噪声基底得出期望输出频率的带内相位噪声。
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另外，电荷泵三态输出时的漏电流是评价鉴相频率较低时杂散性能的一个指标。ADF4xxx系列PLL产品的漏电流典型值为1nA。
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问题：小数分频的锁相环杂散的分布规律是什么？
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常见问题汇总 1. alt2gxb模块的每个发送端都需要一个高速的pll_inclk时钟（至少100M以上），请问这个时钟一定要从FPGA外面引进来吗？ 通常情况下一定要从FPGA外面引进来，首选是GXB模块的专用时钟引脚，或上下BANK 的专用时钟输入脚。时钟是至少60M以上。 2. 如果我一个FPGA里面有多个alt2gxb模块，是否能共用一个这样的输入时钟？ 可以。 3. gxb模块里面的Calibration clk 是干嘛用的，能不能不用它？ 校准内部匹配电阻用。此时钟可以内部提供，频率在10M到125M都可以，如果外部时钟不合适的话，甚至可以用逻辑来分频（比如参考钟是156M，内部触发器作个2分频就可以用了。 4. 用到gxb模块的bank的参考电压是否必须接1.5V？因为我看到资料上有3.3V的CML 和LVDS电平（附件里面的截图） gxb用1.5V 或 1.2V, 推荐客户用1.5V. 3.3v是用在别的普通bank的。 5. gxb模块的输入端如果平时不需要传数据，是否置0？还是需要我们在数据线上发送别的数据，是否gxb模块能自动发送同步码？ 平时可以置0，但在上电后，你必须首先发送对端接收侧的word aligner码型（通常用k28.5), 这是需要手工控制的。 6. LVDS模块没有同步码，做接收时好像没办法数据对其，比如8比特数据容易错开2、3位，我们现在是另外加逻辑把它调整过来的，请问有别的好的同步的方法吗 通常需要逻辑去进行word aligner操作，如同GXB一样。某些特定情况下可以预先知道边界。这个问题讨论过好多次了，所谓的特定情况你可以看STRATIX II手册（不是Stratix II GX 手册），搜索“Differential I/O Bit Position” 7.请问在alt2gxb模块，有两个时钟：pll_inclk和cali_clk，手册上说cali_clk要求不是很高，可以用计数器产生，那么输入的并行数据txdata_in应该用哪个时钟锁存呢？ cali_clk仅用于校准内部匹配电阻用的状态机，跟业务是完全独立的。txdata_in应该用 tx_clkout锁存。 8.pll_inclk可不可以用内部锁相环产生，然后输出经过一个差分时钟驱动，再送到gxb所在bank的REFCLK引脚？或者直接内部锁相环产生，直接送给gxb模块使用？ 出于时钟质量考虑，我们不推荐用FPGA内部的锁相环来提供GXB的参考时钟，尤其是2SGX工作在3Gbps以上时。 速率低时如果客户一定要用PLL级联，在quartus.ini文件（注意该文件不是自动产生的，需要用户自己创建，放在当前工程根目录下）中包含下面这句话，如你描述的通过外部走线绕一下提供参考时钟没有必要。 siigx_allow_pll_cascade_to_tx_pll=on 9.在仿真时我直接加入激励数据给发送模块，它的串行输出再直接复制给接收模块，可是没有任何结果，请问有没有一种有效的仿真方法来仿真alt2gxb模块？ 仿真时你需要激励一下powerdown信号，起始给高电平，过一会儿拉低。同时提供准确频率的参考时钟。 10.如果某个bank用到了LVDS模块，是不是这个bank的参考电压应该接2.5V，而IO电压仍然3.3V？ 对lvds, IO电压是3.3V,参考电压不需要提供 11. 我在130 II gx里面放了几个GXB模块，设置的是100M输入时钟，数据率4G，线宽是32位，这样模块就没有rx_outclk这个信号线了，那么receiver的输出数据靠哪个时钟来锁呢？ 你把rate matcher那个功能取消掉就可以由rx_outclk的输出了 12. 还有综合的时候报错说：
1.锁相环的基本原理和模型 在并网逆变器系统中，控制器的信号需要与电网电压的信号同步，锁相环通过检测电网电压相位与输出信号相位之差，并形成反馈控制系统来消除误差，达到跟踪电网电压相位和频率的目的。一个基本的锁相环结构如图1-1所示，主要包括鉴相器，环路滤波器，压控振荡器三个部分。 图1-1 基本锁相环结构 鉴相器的主要功能是实现锁相环输出与输入的相位差检测；环路滤波器的主要作用应该是建立输入与输出的动态响应特性，滤波作用是其次；压控振荡器所产生的所需要频率和相位信息。 PLL 的每个部分都是非线性的，但是这样不便于分析设计。因此可以用近似的线性特性来表示PLL 的控制模型。 鉴相器传递函数为：)(Xo Xi Kd Vd -= 压控振荡器可以等效为一个积分环节，因此其传递函数为：S Ko 由于可以采用各种类型不同的滤波器（下文将会讲述），这里仅用)(s F 来表示滤波器的传递函数。 综合以上各个传递函数，我们可以得到，PLL 的开环传递函数，闭环传递函数和误差传递函数分别如下： S s F K K s G d o op )()(=，)()()(s F K K S s F K K s G d o d o cl +=，) ()(s F K K S S s H d o += 上述基本的传递函数就是PLL 设计和分析的基础。 2.鉴相器的实现方法 鉴相器的目的是要尽可能的得到准确的相位误差信息。可以使用线电压的过零检测实现，但是由于在电压畸变的情况下，相位信息可能受到严重影响，因此需要进行额外的信号处理，同时要检测出相位信息，至少需要一个周波的时间，动态响应性能可能受到影响。 一般也可以使用乘法鉴相器。通过将压控振荡器的输出与输入相乘，并经过一定的处理得到相位误差信息。 在实际的并网逆变器应用中还可以在在同步旋转坐标系下进行设计，其基本的目的也是要得的相差的数值。同步旋转坐标系下的控制框图和上图类似，在实际使用中，由于pq 理论在电网电压不平衡或者发生畸变使得性能较差，因而较多的使用dq 变换，将采样得到的三相交流电压信号进行变化后与给定的直流参考电压进行比较。上述两种方法都使用了近似，利用在小角度时正弦函数值约等于其角度，因而会带来误差，这个误差是人为近似导致的误差，与我们要得到的相位误差不是一个概念，最终的我们得到相位误差是要形成压控振荡器的输入信号，在次激励下获得我们所需要的频率和相位信息。 2.1乘法鉴相器
ADuC7XXX系列常见问题解答 编写人CAST(NZ,A W) 版本号Rev 1.1 ------------------------------------------------------------------------------------------------------------ 本报告为Analog Devices Inc. (ADI) 中国技术支持中心专用，ADI可以随时修改本报告而不用通知任何使用本报告的人员。 如有任何问题请与china.support@https://www.doczj.com/doc/a03831052.html, 联系。 ------------------------------------------------------------------------------------------------------------
目录 1简介 (1) 1.1产品简介 (1) 1.2参考资料 (1) 2ADuC7XXX系列常见问题 (3) 2.1ADUC7XXX系列开发工具问题 (3) 2.1.1ADUC7XXX系列的开发方法和开发工具是怎样的？ (3) 2.1.2为什么无法下载程序至ADuC7XXX? (4) 2.1.3在使用Keil或IAR编译时，程序是否会有大小的限制？ (6) 2.2ADuC7XXX系列应用问题 (6) 2.2.1什么是IAP，它有什么用途，ADUC7XXX系列单片机是否支持IAP？ . 6 2.2.2ADUC702X系列单片机的功能很强大，我怎么才能迅速掌握每一种功能 的寄存器配置和编程方法？ (7) 2.2.3如何扩展ADUC7XXX系列单片机外部存储区？ (7) 2.2.4ADUC702X系列单片机的四个外部中断都是高电平触发，怎么才能实现 边沿触发呢？ (8) 2.2.5当使用ULINK调试器的时候，程序可以正常的下载到ADuC7XXX系列 单片机中，但在利用KEIL进行Debug时，为什么会显示存储器不匹配？ (9) 2.2.6对于ADUC702X系列单片机，当使用外部晶体或信号源的时候，需要如 何配置才能利用它们产生系统时钟？ (10) 2.2.7ADUC702X系列单片机内部温度传感器的作用是什么？ (11) 2.2.8MicroConverter分别有模拟地和数字地引脚，PCB中如何处理？ (11) 2.2.9使用I2C接口时需要注意什么？ (12) 2.2.10ADUC7128/ADUC7129的FLASH/EE存储器(0x80000 to 0x9F800)被分成 了62K和64K的两块，它们分别占用哪块地址空间? (12) 2.2.11在ADUC7XXX系列单片中定义的变量都是多少位的? (12) 2.2.12如何在ADUC702X系列单片机中实现中断服务程序？ (13) 2.2.13各种各样的接口怎么与ADUC7XXX系列单片机通讯？ (13) 2.2.14为什么利用ADUC702X内部的定时器时，有时候理论值与实际定时时间 不符？14 2.2.15使用ADUC702X系列单片机内部ADC的时候应该注意什么？ (14) 2.2.16JLINK，ULINK，MIDASLINK与IAR，KEIL编译软件之间是什么配合 使用关系？ (14) 2.2.17为什么不能使用USB转串口线下载程序？ (14) 2.2.18为什么不能不能使用mIDAS-Link进行调试？ (14) 2.2.19ADuC7xxx数据手册中的DACx引脚介绍中的ADC input是什么意思？ 15 2.2.20关于ADuC7026 Demo board下载问题 (15) 2.2.21ADuC7023评估板下载使用哪个I2CWSD (15) 2.2.22ADuC7060内部PGA如何使用？ (16) 2.2.23关于ADuC7023不同版本的评估板有何差别？ (16) 2.2.24USB-I2C/LIN-CONVZ Dongle如何安装？ (17) 2.2.25ADuC7xxx评估套件中EV AL-ADUC7xxxQSPZ与EV AL-ADUC7xxxQSZ
锁相环及其应用 所谓锁相环路，实际是指自动相位控制电路（APC）,它是利用两个电信号的相位 误差，通过环路自身调整作用，实现频率准确跟踪的系统，称该系统为锁相环路，简称环路，通常 用PLL表示。 称VCO ）三个部件组成闭合系统。这是一个基本环路，其各种形式均由它变化而来 PLL概念 设环路输入信号V i= V im Sin( 3 i t+ 0 i) 环路输出信号V o= V om Sin( 3 o t+ 0 o) 其中 3 o = 3 r +△ 3 o 率的自动控制系统称为锁相环路 PLL构成 由鉴相器（PD环路滤波器（LPF）压控振荡器（VCO组成的环路 通过相位反馈控制, 最终使相位保持同步, 实现了受控频率准确跟踪基准信号频锁相环路是由鉴相器（简称PD）、环路滤波器（简称LPF或LF ）和压控振荡器（简
ejt 戶心(tAejt)谋差相檯 PLL 原理 从捕捉过程一锁定 A.捕捉过程(是失锁的) 0 i — 0 i 均是随时间变化的，经相位比较产生误差相位 0 e = 0 i - 0 o ,也是变化的。 b. 0 e (t)由鉴相器产生误差电压 V d (t)= f ( 0 e )完成相位误差一电压的变换作用。 V d (t)为交流电压。 C. V d (t)经环路滤波，滤除高频分量和干扰噪声得到纯净控制电压，由 VCO 产生 控制角频差△ 3 0,使3 0随3i 变化。 B.锁定(即相位稳定) 即 3 0= 3 r + △ 3 Omax 。 3 r 为VCO 固有振荡角频率。) 锁相基本组成和基本方程(时域) 各基本组成部件 鉴相器(PD) a. 一旦锁定0 e (t)= 0 e -(很小常数) V d (t)= V d (直流电压) b. 3 0= 3 i 输出频率恒等于输入频率(无角频差，同时控制角频差为最大△ 3 Omax
锁相电路（PLL）及其应用 自动相位控制（APC）电路，也称为锁相环路（PLL），它能使受控振荡器的频率和相位均与输入参考信号保持同步，称为相位锁定，简称锁相。它是一个以相位误差为控制对象的反馈控制系统，是将参考信号与受控振荡器输出信号之间的相位进行比较，产生相位误差电压来调整受控振荡器输出信号的相位，从而使受控振荡器输出频率与参考信号频率相一致。在两者频率相同而相位并不完全相同的情况下，两个信号之间的相位差能稳定在一个很小的围。 目前，锁相环路在滤波、频率综合、调制与解调、信号检测等许多技术领域获得了广泛的应用，在模拟与数字通信系统中已成为不可缺少的基本部件。 一、锁相环路的基本工作原理 1．锁相环路的基本组成 锁相环路主要由鉴频器（PD）、环路滤波器（LF）和压控振荡器（VCO）三部分所组成，其基本组成框图如图3-5-16所示。 图1 锁相环路的基本组成框图 将图3-5-16的锁相环路与图1的自动频率控制（AFC）电路相比较，可以看出两种反馈控制的结构基本相似，它们都有低通滤波器和压控振荡器，而两者之间不同之处在于：在AFC环路中，用鉴频器作为比较部件，直接利用参考信号的频率与输出信号频率的频率误差获取控制电压实现控制。因此，AFC系统中必定存在频率差值，没有频率差值就失去了控制信号。所以AFC系统是一个有频差系统，剩余频差的大小取决于AFC系统的性能。 在锁相环路（PLL）系统中，用鉴相器作为比较部件，用输出信号与基准信号两者的相位进行比较。当两者的频率相同、相位不同时，鉴相器将输出误差信号，经环路滤波器输出
控制信号去控制VCO ，使其输出信号的频率与参考信号一致，而相位则相差一个预定值。因此，锁相环路是一个无频差系统，能使VCO 的频率与基准频率完全相等，但二者间存在恒定相位差（稳态相位差），此稳态相位差经鉴相器转变为直流误差信号，通过低通滤波器去控制VCO ，使0f 与r f 同步。 2．锁相环路的捕捉与跟踪过程 当锁相环路刚开始工作时，其起始时一般都处于失锁状态，由于输入到鉴相器的二路信号之间存在着相位差，鉴相器将输出误差电压来改变压控振荡器的振荡频率，使之与基准信号相一致。锁相环由失锁到锁定的过程，人们称为捕捉过程。系统能捕捉的最大频率围或最大固有频带称为捕捉带或捕捉围。 当锁相环路锁定后，由于某些原因引起输入信号或压控振荡器频率发生变化，环路可以通过自身的反馈迅速进行调节。结果是VCO 的输出频率、相位又被锁定在基准信号参数上，从而又维持了环路的锁定。这个过程人们称为环路的跟踪过程。系统能保持跟踪的最大频率围或最大固有频带称为同步带或同步围，或称锁定围。 捕捉过程与跟踪过程是锁相环路的两种不同的自动调节过程。 由此可见，自动频率控制（AFC ）电路，在锁定状态下，存在着固定频差。而锁相环路控制（PLL ）电路，在锁定状态下，则存在着固定相位差。虽然锁相环存在着相位差，但它和基准信号之间不存在频差，即输出频率等于输入频率．这也表明，通过锁相环来进行频率控制，可以实现无误差的频率跟踪．其效果远远优于自动频率控制电路． 3．锁相环路的基本部件 1）鉴相器（PD —Phase Detector ） 鉴相器是锁相环路中的一个关键单元电路，它负责将两路输入信号进行相位比较，将比较结果从输出端送出。 鉴相器的电路类型很多，最常用的有以下三种电路． （1）模拟乘法器鉴相器，这种鉴相器常常用于鉴相器的两路输入信号均为正弦波的锁相环电路中。 （2）异或门鉴相器，这种鉴相器适合两路输入信号均为方波信号的锁相环电路中，所以异或门鉴相器常常应用于数字电路锁相环路中。 （3）边沿触发型数字鉴相器，这种鉴相器也属于数字电路型鉴相器，对输入信号要求不严，可以是方波，也可以是矩形脉冲波．这种电路常用于高频数字锁相环路中。 图2 是异或门鉴相器的鉴相波形与鉴相特性曲线。
问题: 什么是锁相环（PLL）？锁相环的工作原理是什么？锁相环电路对硬件电路连接有什么要求？ 解答: 锁相环是一种反馈电路，其作用是使得电路上的时钟和某一外部时钟的相位同步。PLL通过比较外部信号的相位和由压控晶振（VCXO）的相位来实现同步的，在比较的过程中，锁相环电路会不断根据外部信号的相位来调整本地晶振的时钟相位，直到两个信号的相位同步。 在数据采集系统中，锁相环是一种非常有用的同步技术，因为通过锁相环，可以使得不同的数据采集板卡共享同一个采样时钟。因此，所有板卡上各自的本地 80MHz和20MHz时基的相位都是同步的，从而采样时钟也是同步的。因为每块板卡的采样时钟都是同步的，所以都能严格地在同一时刻进行数据采集。 通过锁相环同步多块板卡的采样时钟所需要的编程技术会根据您所使用的硬件 板卡的不同而不同。对于基于PCI总线的产品（M系列数据采集卡，PCI数字化仪等），所有的同步都是通过RTSI总线上的时钟和触发线来实现的；这时，其中一块版板卡会作为主卡并且输出其内部时钟，通过RTSI线，其他从板卡就可以获得这个用于同步的时钟信号，对于基于PXI总线的产品，则通过将所有板卡的时钟于PXI内置的10MHz背板时钟同步来实现锁相环同步的。关于更多的不同仪器的锁相环技术，请点击下面相关的连接。 锁相环原理及锁相环原理图 1．锁相环的基本组成 锁相环中的鉴相器又称为相位比较器，它的作用是检测输入信号和输出信号的相 （t）电压信号输出，该信号经低通滤位差，并将检测出的相位差信号转换成u D 波器滤波后形成压控振荡器的控制电压u （t），对振荡器输出信号的频率实施 C 控制。 2．锁相环的工作原理 （8-4-1） （8-4-2）
全数字锁相环原理及应用 2011年11月18日 摘要：锁相环是一种相位负反馈系统，它能够有效跟踪输入信号的相位。随着数字集成电路的发展，全数字锁相环也得到了飞速的发展。由于锁相精度和锁定时间这组矛盾的存在使得传统的全数字锁相环很难在保证锁定时间的情况下保证锁定精度。鉴于此，本文对一些新结构的全数字锁相环展开研究，并用VHDL语言编程，利用FPGA仿真。 为解决软件无线电应用扩展到射频，即射频模块软件可配置的问题和CMOS工艺中由于电压裕度低、数字开关噪声大等因素,将射频和数字电路集成在一个系统中设计难度大的问题，本文尝试提出数字射频的新思路。全数字锁相环是数字射频中最重要的模块之一，它不仅是发射机实现软件可配置通用调制器的基础，还是为接收机提供宽调频范围本振信号的基础。本文针对数字射频中的数字锁相环的系统特性以及其各重要模块进行了研究。 关键词：全数字锁相环；锁定时间；锁定精度；PID控制；自动变模控制；数控振荡器；时间数字转换器；数字环路滤波器；FPGA； Principle and Application of all-digital phase-locked loop Abstract: Phase-Locked Loop is a negative feedback system that can effectively track the input signal’s phase. With the development of digital integrated circuits, all-digital phase-locked loop has also been rapidly developed. Because of the contradiction between the existence of phase-locked precision and phase-locked time, it makes the traditional all-digital phase-locked loop difficult to ensure the lock time meanwhile as well as phase-locked precision. So some new structures of all-digital phase-locked loop are analyzed in this paper and programmed in VHDL language with simulation under FPGA. In order to extend the application from radio to RF, which including RF modules software configurable problems and the difficulty to integrate RF and digital circuit in one system due to some factors contain the low voltage and large noise of the digital switches etc. This paper will try to put out a new thought for digital RF. All-digital phase-locked loop is one of the most important modules in digital RF. It is not only the foundation of transmitter which can be realized by software configurable general modulator, but also the foundation of receiver which can be provided wide range of local vibration signal. This paper particularly makes a study of the system character of tall-digital phase-locked loop and its vital modules. Keywords: ADPLL; Locked time; Locked precision; PID control; Auto modulus control; DCO;TDC; Digital Loop Filter; 1. 引言 锁相环路是一种反馈控制电路,锁相环的英文全称是Phase-Locked Loop，简称PLL。目前锁相环在通信、信号处理、调制解调、时钟同步、频率综合和自动化控制等领域应用极为广泛，已经成为各种电子设备中不可缺少的基本部件。随着电子技术向数字化方向发展，需要采用数字方式实现信号的锁相处理。因此，对全数字锁相环的研究和应用得到了越来越多的关注。虽然锁相环(PLL)技术已经有了半个多世纪的发展，但是其应用领域也在不断扩大，随着高新科技的发展，使得它的性能需要不断地改进和提高，因此，锁相环的设计与分析也成立集成电路设计者的热点。设计者们也不断提出了新的锁相环结构[1-3]，以适应不同场合的需求。
ADI官网下载了个资料，对于PLL学习和设计来说都非常实用的好资料，转发过来，希望对大家有帮助（原文链接 https://www.doczj.com/doc/a03831052.html,/zh/content/cast_faq_PLL/fca.html#faq_pll_01） ?参考晶振有哪些要求？我该如何选择参考源？ ?请详细解释一下控制时序，电平及要求？ ?控制多片PLL芯片时，串行控制线是否可以复用？ ?请简要介绍一下环路滤波器参数的设置？ ?环路滤波器采用有源滤波器还是无源滤波器？ ?PLL对于VCO有什么要求？以及如何设计VCO输出功率分配器？ ?如何设置电荷泵的极性？ ?锁定指示电路如何设计？ ?PLL对射频输入信号有什么要求？ ?PLL芯片对电源的要求有哪些？ ?内部集成了VCO的ADF4360-x，其VCO中心频率如何设定？ ?锁相环输出的谐波？ ?锁相环系统的相位噪声来源有哪些？减小相位噪声的措施有哪些？ ?为何我测出的相位噪声性能低于ADISimPLL仿真预期值？ ?锁相环锁定时间取决于哪些因素？如何加速锁定？ ?为何我的锁相环在做高低温试验的时候，出现频率失锁？ ?非跳频（单频）应用中，最高的鉴相频率有什么限制？ ?频繁地开关锁相环芯片的电源会对锁相环有何影响？ ?您能控制PLL芯片了么？，R分频和N分频配置好了么？
?您的晶振输出功率有多大？VCO的输出功率有多大？ ?您的PFD鉴相极性是正还是负？ ?您的VCO输出频率是在哪一点？最低频率？最高频率？还是中间的某一点？VCO 的控制电压有多大？ ?您的PLL环路带宽和相位裕度有多大？ ?评价PLL频率合成器噪声性能的依据是什么？ ?小数分频的锁相环杂散的分布规律是什么？ ?到底用小数分频好还是整数分频好？ ?ADI提供的锁相环仿真工具ADISimPLL支持哪些芯片，有什么优点？ ?分频–获得高精度时钟参考源？ ?PLL，VCO闭环调制，短程无线发射芯片？ ?PLL，VCO开环调制？ ?时钟净化----时钟抖动（jitter）更小？ ?时钟恢复（Clock Recovery）？ 问题：参考晶振有哪些要求？我该如何选择参考源？ 答案：波形：可以使正弦波，也可以为方波。 功率：满足参考输入灵敏度的要求。
基本组成和锁相环电路 1、频率合成器电路 频率合成器组成： 频率合成器电路为本机收发电路的频率源，产生接收第一本机信号源和发射电路的发射 信号源，发射信号源主要由锁相环和VCO 电路直接产生。如图3-4 所示。 在现在的移动通信终端中，用于射频前端上下变频的本振源（LO ），在射频电路中起着非常 重要的作用。本振源通常是由锁相环电路（Phase-Locked Loop ）来实现。 2.锁相环： 它广泛应用于广播通信、频率合成、自动控制及时钟同步等技术领域 3.锁相环基本原理： 锁相环包含三个主要的部分:⑴鉴相器(或相位比较器,记为PD 或 PC):是完成相位比较的单元, 用来比较输入信号和基准信号的之间的相位.它的输出电压正比于两个输入信号之相位差.⑵低通滤波器(LPF): 是个线性电路,其作用是滤除鉴相器输出电压中的高频分量,起平滑滤波的 作用 .通常由电阻、电容或电感等组成，有时也包含运算放大器。⑶压控振荡器（VCO ）：振
荡频率受控制电压控制的振荡器，而振荡频率与控制电压之间成线性关系。在PLL 中，压控振荡器实际上是把控制电压转换为相位。 1、压控振荡器的输出经过采集并分频； 2、和基准信号同时输入鉴相器； 3、鉴相器通过比较上述两个信号的频率差，然后输出一个直流脉冲电压； 4、控制 VCO ，使它的频率改变； 5、这样经过一个很短的时间，VCO的输出就会稳定于某一期望值。 锁相环电路是一种相位负反馈系统。一个完整的锁相环电路是由晶振、鉴相器、R 分频器、N 分频器、压控振荡器（VCO ）、低通滤波器（LFP）构成，并留有数据控制接口。 锁相环电路的工作原理是：在控制接口对R 分频器和N 分频器完成参数配置后。晶振产生 的参考频率（ Fref）经 R 分频后输入到鉴相器，同时VCO 的输出频率（ Fout）也经 N 分频后输入到鉴相器，鉴相器对这两个信号进行相位比较，将比较的相位差以电压或电流的方式 输出，并通过 LFP 滤波，加到 VCO 的调制端，从而控制 VCO 的输出频率，使鉴相器两输入端的 输入频率相等。 锁相环电路的计算公式见公式: Fout=(N/R)Fref 由公式可见，只要合理设置数值N 和 R，就可以通过锁相环电路产生所需要的高频信号。 4.锁相环芯片 锁相环的基准频率为13MHz ，通过内部固定数字频率分频器生成5KHz 或 6.25KHz 的参考频率。 VCO 振荡频率通过IC1 内部的可编程分频器分频后，与基准频率进行相位比较，产 生误差控制信号，去控制VCO，改变VCO的振荡频率，从而使VCO输出的频率满足要求。如图 3-5 所示。 N=F VCO /F R N：分频次数 F VCO： VCO 振荡频率
锁相环的组成和工作原理 时间：2011-11-23 来源：作者： 关键字：锁相环工作原理 1．锁相环的基本组成 许多电子设备要正常工作，通常需要外部的输入信号与内部的振荡信号同步，利用锁相环路就可以实现这个目的。 锁相环路是一种反馈控制电路，简称锁相环（PLL）。锁相环的特点是：利用外部输入的参考信号控制环路内部振荡信号的频率和相位。 因锁相环可以实现输出信号频率对输入信号频率的自动跟踪，所以锁相环通常用于闭环跟踪电路。锁相环在工作的过程中，当输出信号的频率与输入信号的频率相等时，输出电压与输入电压保持固定的相位差值，即输出电压与输入电压的相位被锁住，这就是锁相环名称的由来。 锁相环通常由鉴相器（PD）、环路滤波器（LF）和压控振荡器（VCO）三部分组成，锁相环组成的原理框图如图8-4-1所示。锁相环中的鉴相器又称为相位比较器，它的作用是检测输入信号和输出信号的相位差，并将检测出的相位差信号转换成uD（t）电压信号输出，该信号经低通滤波器滤波后形成压控振荡器的控制电压uC（t），对振荡器输出信号的频率实施控制。 2．锁相环的工作原理 锁相环中的鉴相器通常由模拟乘法器组成，利用模拟乘法器组成的鉴相器电路如图8-4-2所示。 鉴相器的工作原理是：设外界输入的信号电压和压控振荡器输出的信号电压分别为： 式中的ω0为压控振荡器在输入控制电压为零或为直流电压时的振荡角频率，称为电路的固有振荡角频率。则模拟乘法器的输出电压uD为： 用低通滤波器LF将上式中的和频分量滤掉，剩下的差频分量作为压控振荡器的输入控制电压uC（t）。即uC（t）为：
式中的ωi为输入信号的瞬时振荡角频率，θi（t）和θO（t）分别为输入信号和输出信号的瞬时位相，根据相量的关系可得瞬时频率和瞬时位相的关系为： 上式等于零，说明锁相环进入相位锁定的状态，此时输出和输入信号的频率和相位保持恒定不变的状态，uc（t）为恒定值。当上式不等于零时，说明锁相环的相位还未锁定，输入信号和输出信号的频率不等，uc（t）随时间而变。 因压控振荡器的压控特性如图8-4-3所示，该特性说明压控振荡器的振荡频率ωu以ω0为中心，随输入信号电压uc（t）的变化而变化。该特性的表达式 上式说明当uc（t）随时间而变时，压控振荡器的振荡频率ωu也随时间而变，锁相环进入“频率牵引”，自动跟踪捕捉输入信号的频率，使锁相环进入锁定的状态，并保持ω0=ωi的状态不变。 8．4．2锁相环的应用 1．锁相环在调制和解调中的应用 （1）调制和解调的概念 为了实现信息的远距离传输，在发信端通常采用调制的方法对信号进行调制，收信端接收到信号后必须进行解调才能恢复原信号。 所谓的调制就是用携带信息的输入信号ui来控制载波信号uC的参数，使载波信号的某一个参数随输入信号的变化而变化。载波信号的参数有幅度、频率和位相，所以，调制有调幅（AM）、调频（FM）和调相（PM）三种。 调幅波的特点是频率与载波信号的频率相等，幅度随输入信号幅度的变化而变化；调频波的特点是幅度与载波信号的幅度相等，频率随输入信号幅度的变化而变化；调相波的特点是幅度与载波信号的幅度相等，相位随输入信号幅度的变化而变化。调幅波和调频波的示意图如图8-4-4所示。
习 题 5.1 通常有哪几类反馈控制电路？每一类反馈控制电路比较和控制的参量是什么？要达到的目的是什么？ 解：根据需要比较和调节的参量不同，反馈控制电路可分为以下三种。 自动电平（或增益）控制电路（AGC ）；自动频率控制电路（AFC ）；自动相位控制电路（APC ），自动相位控制电路又称为锁相环路（PLL ）。 AGC 电路比较的参量为电压振幅，控制的参数是可控增益放大器的增益；要达到的目的是，当输入信号幅度在较大范围变化时，使输出信号幅度基本不变。 AFC 电路比较的参量为频率，控制的参数是VCO 的输出频率；要达到的目的是，保证振荡器（VCO ）的振荡频率基本不变。 APC 电路（或PLL ）比较的参量为相位，控制的参数是VCO 的输出频率；要达到的目的是，使受控振荡器（VCO ）的频率和相位均与输入信号保持确定的关系。 5.2题图5.2所示为一RC 振荡器自动稳幅电路，试分析其工作原理。 解：二极管D 、稳压管D Z 、电阻R 3和R 4、电位器RP 、电容C 3组成该自动 R f D Z D T v o 题图5.2
幅度控制电路的幅度检波电路。D 为检波二极管，R 4和RP 为检波负载电阻，C 3为检波负载电容，R 3为限流电阻。检波电路检测输出电压v o (t)的负半周幅度。当输出电压幅度V O 小于D Z 的击穿电压U Z 与D 的正向导通电压U D 之和时，检波器不工作，场效应管T 工作于零偏压，其漏源间的电阻r ds 最小，增益最大，V O 增大。当输出幅度增大到om Z D V U U >+时，检波器进入工作状态，场效应管T 的反向偏压增大，其漏源间的电阻r ds 也增大，增益下降，V O 增大减缓直到停止。R 3的接入可以减小D 导通时C 3的充电电流，以减小输出负半周的切削失真。 5.3 题图5.3所示为接收机AGC 电路的组成方框图。已知A r ＝1，ηd ＝1，可控增益放大器的增益特性为：当v e ＝0时，A =A max ，当e 0v ≠时，e e 12 ()12A v v = +。当可控增益放大器输入电压振幅（V im ）min =250μV 时，输出电压振幅 （V om ）min =0.3 V 。若当 im max im min ()1000()V V =时，要求om max om min () 2()V V ≤，试求直流放大器的 增益A 1及基准电压v r 的最小允许值。 题图5.3 解：当v e ＝0时，A =A max ，当e emax v v =时，A =A min 已知 5min max min ()3101200()250 om im V A V ×=== 要求 max min max min max min ()2()2 2.4()1000()1000 om om im im V V A A V V = ≤== 由于e d om 1r v V A v η=?，当 V om ＝（V om ）min 时，e emin 0v v ==，
本实验要使用CMOS4046集成电路研究锁相环（PLL ）的工作原理。电路包括两个不同的鉴相器和一个VCO 。另外还有一个齐纳二极管参考电压源用在供电调节中，在解调器输出中有一个缓冲电路。用户必须提供环路滤波器。4046具有高输入阻抗和低输出阻抗，容易选择外围元件。 注意事项 1. 本实验较为复杂，进入实验室之前，确认你已经弄懂了电路预计应该怎样工作。对某样东西还没有充分分析之前，不要去尝试制作它。在开始实验之前要通读本文。 2. 在实验第一部分得到的数据要用来完成实验的其它任务。所以要仔细对待这部分内容。 3. 小心操作4046芯片，CMOS 集成电路很容易损坏。避免静电释放，使用10k Ω电阻把信号发生器的输出耦合到PLL 。在关掉4046供电电源之前先关闭信号发生器，或者从信号输入端给整个电路供电。要避免将输出端对电源或对地短路，TTL 门电路可以容忍这种误操作但CMOS 不能（要注意松散的导线）。CMOS 输出也没有能力驱动电容负载。VSS 应该接地，VDD 应该接5V ，引脚5应该接地（否则VCO 被禁止）。 1 VCO 工作原理 阅读数据手册中的电路描述。VCO 常数（0K 单位为弧度/秒-伏）是工作频率 变化与输入电压（引脚9上）变化之比值。测量出0K ，即，画出输出频率关于 输入电压的曲线。确认数据范围要覆盖5kHz 到50kHz 。对于R1, R2 和C 的各种参数取值进行测量，确定0K 对于R1 ,R2 和C 是怎样的近似关系。测量VCO 输出的上升和下降时间，研究电容性负载的影响。 2 无源环路滤波器 无源环路滤波器位于鉴相器输出与VCO 输入之间。此滤波器对鉴相器输出中的高次谐波进行衰减，并控制环路的强度。通常用一个简单RC 滤波器就可以满足要求，这种设计能避免有源滤波器设计中固有的电平移动和输出限制的恼人问题。但另外一方面，有源滤波器可以提供更优越的性能。 2.1 相位比较器 首先来看一下4046的相位比较器II 的输出。该输出端是一个三态器件，这可以在环路锁定时减小波纹。与存在两倍基频拍频的情况不同，这里没有任何拍频。糟糕的方面是，当我们需要为环路建立一个框图时，D K 却不能很好地定义。当向上或向下驱动之一接通时，输出端表现为电压源。但是当输出端悬浮时，它实质上为一个电流源（一个0A 电流源）。因此D K 的值将依赖于给定的滤波器。考察图1。 图1 相位比较器II 的输出 图中当向上驱动器接通时，相位比较器输出为5PO v V =+，当向下驱动器接通时，0PO v V =，当相位比较器处在开路状态时，PO D v v =。我们可以求出输出的平均值：
1－4已知一阶环的V U d 63.0=，V kHz K o /20=，MHz f o 5.2=，在输入载波信号作用下环路锁定，控制频差等于10kHz 。问：输入信号频率i ω为多大？环路控制电压=)(t u c ？稳态相差=∞)(e θ？ 解：根据衡等关系式：瞬时频差＝固有频差－控制频差。 锁定状态下，--=)(00ωωi 控制频差， 故s Mrad s rad k M i /51.22/)105.2(2?=+?=ππω。 由控制频差＝)(t u K c o ，则V k k u c 5.02010)(== ∞。 由控制频差＝)(sin t K U e o d θ，则稳态相差 528.52)2063.010arcsin()(=?=∞k k e θ。 1－5一阶环。设开环时V t t u i i )102sin(2.0)(3θπ+?=，V t t u o o )102cos()(4θπ+?=， 式中i θ、o θ为常数。鉴相器相乘系数)/1(10V K m =，VCO 控制灵敏度V Hz K o /103 =。 问：（a ）环路能否进入锁定？为什么？ （b ）环路的最大和最小瞬时频差值各多少？ （c ）画出鉴相器输出波形)(t u d ； （d ）为使环路进入锁定，在鉴相器和VCO 之间加了一级直流放大器，问其放大量必须大于多少？ 解：（a ）环路增益Hz Hz K U U K K U K o o i m o d 3 3101012.0102 12 1=????= ==， 一阶环的捕获带s rad K p /1023 ?==?πω ； 输入信号频率s rad i /1023?=πω，VCO 自由振荡频率s rad o /1024 ?=πω。 固有频差s rad s rad f f o i /1018/)1010(2)(23 430?-=-?=-?=?πππω， p ωω?>?0 说明环路不能锁定，环路处于失锁状态。 （b ）根据衡等关系式：瞬时频差＝固有频差－控制频差，即e e K θθθsin 1-=? ? ， 则kHz s rad s rad K e 10/1020/10)218(3 30max -=?-=?+-=-?=? πππωθ。 kHz s rad s rad K e 8/1016/10)218(3 30min -=?-=?--=+?=? πππωθ （c ）误差电压的波形：
锁相环 CD4046 原理及应用 锁相的意义是相位同步的自动控制，能够完成两个电信号相位同步的自动控制闭环系统叫做锁相环，简称PLL。它广泛应用于广播通信、频率合成、自动控制及时钟同步等技术领域。锁相环主要由相位比较器（PC）、压控振荡器（VCO）、低通滤波器三部分组成，如图1所示。 图1 压控振荡器的输出Uo接至相位比较器的一个输入端，其输出频率的高低由低通滤波器上建立起来的平均电压Ud大小决定。施加于相位比较器另一个输入端的外部输入信号Ui与来自压控振荡器的输出信号Uo相比较，比较结果产生的误差输出电压UΨ正比于Ui和Uo两个信号的相位差，经过低通滤波器滤除高频分量后，得到一个平均值电压Ud。这个平均值电压Ud朝着减小CO输出频率和输入频率之差的方向变化，直至VCO输出频率和输入信号频率获得一致。这时两个信号的频率相同，两相位差保持恒定（即同步）称作相位锁定。 当锁相环入锁时，它还具有“捕捉”信号的能力，VCO可在某一范围内自动跟踪输入信号的变化，如果输入信号频率在锁相环的捕捉范围内发生变化，锁相环能捕捉到输人信号频率，并强迫VCO锁定在这个频率上。锁相环应用非常灵活，如果输入信号频率f1不等于VCO输出信号频率f2，而要求两者保持一定的关系，例如比例关系或差值关系，则可以在外部加入一个运算器，以满足不同工作的需要。过去的锁相环多采用分立元件和模拟电路构成，现在常使用集成电路的锁相环，CD4046是通用的CMOS锁相环集成电路，其特点是电源电压范围宽（为3V－18V），输入阻抗高(约100MΩ)，动态功耗小，在中心频率f0为10kHz下功耗仅为600μW，属微功耗器件。图2是CD4046的引脚排列，采用 16 脚双列直插式，各引脚功能如下： 图2?1脚相位输出端，环路人锁时为高电平，环路失锁时为低电平。 ?2脚相位比较器Ⅰ的输出端。 ?3脚比较信号输入端。 ?4脚压控振荡器输出端。 ?5脚禁止端，高电平时禁止，低电平时允许压控振荡器工作。 ?6、7脚外接振荡电容。 ?8、16脚电源的负端和正端。 ?9脚压控振荡器的控制端。 ?10脚解调输出端，用于FM解调。 ?11、12脚外接振荡电阻。
MSK 实验思考题及答案 1、 什么是最小移频键控？ 答：最小移频键控是MSK ，它是移频键控的一种改进型，在FSK 方式中，相邻码元的频率不变或者跳变一个固定值。在两个相邻的频率跳变的码元之间，其相位通常是不连续的。MSK 是对FSK 信号作某种改进，使其相位始终保持连续变化的一种调制。 2、 MSK 信号具有哪些特点？ 答：①已调信号的振幅是恒定的；②信号的频率偏移严格地等于±Ts 41 ，相应的调制指数2 1 )(12= -=Ts f f h ；③以载波相位为基准的信号相位在一个码元期间内准确地线性变化±2 1；④在一个码元期间内，信号应包括四分之一载波周期的整数倍；⑤在码元转换时刻信号的相位是连续的，或者说信号的波形没有突跳。 GMSK 实验思考题及答案 1、GMSK 调制与MSK 调制有何不同？ 答：GMSK 是在MSK 调制器之前加入一高斯低通滤波器，且高斯低通滤波器要求带宽窄，且是锐截止的；具有较低的过冲脉冲响应；能保持输出脉冲面积不变。GMSK 信号的解调与MSK 信号解调完全一致。 2、请分析GMSK 调制中的B b T s 系数？ 答：参变量B b T s 为高斯滤波器的归一化3dB 带宽B b 与码元长度T s 的乘积，GMSK 信号的频谱随着B b T s 值的减小变得紧凑起来。需要说明的是，GMSK 信号频谱特性的改善是通过降低误比特率性能换来的。前置滤波器的带宽越窄，输出功率谱就越紧凑，误比特率性能变得越差。不过，当B b T s ＝0.25时，误比特率性能下降并不严重。 QPSK 实验思考题及解答 1、QPSK 还可以采用其它的调制方式吗？ 答：可以采用相位选择法，采用一个四相载波发生器分别送出调相所需的四种不同相位的载波，按照串/并变换器输出的双比特码元的不同，逻辑选相电路输出相应相位的载波。 2、观察QPSK 调制解调中的X －Y 波形（即星座图），并分析A 方式和B 方式的不同点？ 答：QPSK 的星座图由四个点构成，在X －Y 轴上分别代表四种不同的相位，A 方式代表的四种相位是：45°、135°、225°、315°； B 方式代表的四种相位是：0°、90°、180°、270°。 DQPSK 实验思考题及解答 1、什么是DQPSK ？ 答：DQPSK 四相相对移相调制，通过前后码元之间的相对相位变化来表示数字信息。 2、分析DQPSK 较QPSK 有哪些优点？ 答：DQPSK 传输信息的特有方式，使得解调时不存在相位模糊问题，这是因为不论提取的载波取什么起始相位，对相邻两个四进制码元来说都是相等的，那么相邻两个四进制码元的相位差肯定与起始相位无关，也就不存在由于相干解调载波起始相位不同而引起的相位模糊问题，所以，在使用中都采用相对的四相调制。