功耗延时积（PDP ）:功耗和延时的乘积一般为常数
NMOS 和PMOS 阈值电压和体效应系数均分别为正值和负值 若GS V 不变，MOSFET 随着DS V 的增大进入的所处的状态： 长沟道器件：亚阈值区（弱反型）— 线性区—饱和区（强反型）
短沟道器件：亚阈值区（弱反型）— 线性区 — 速度饱和区 — 饱和区（强反型）
在饱和区长沟道器件的GS V 与DS I 成平方关系，短沟道器件GS V 与DS I 成线性关系
中点电压M V =
'(
)()N
P W kn L W kn L
=，又'2n p kn kn μμ==，
保证(
)W L
之比为0.5才能保证中点电压在1
2DD V 处，达到对称反相器设计的要求
上升时间是从0.1DD V 到0.9DD V 的时间， 2.2r t τ=最大信号频率1
max r f
f t t =
+ 上升和下降延时用来描述输入输出本身的逻辑改变的快慢，传播延时则是输入逻辑传播到输出逻辑的时间，是输入和输出0.5DD V 翻转点时间的延迟平均值
0.69pr t τ=
N
输入与非门M V =
N
输入或非门M V =
用m 倍尺寸的N 输入NAND 可以写成：
012pu r r L N t t C m α+=
+ 0(1)nu
f f L N t N t C m
α=++ 用m 倍尺寸的N 输入NOR 可以写成：
0(1)pu r r L N t N t C m α=++
012nu
f f L N t t C m
α+=+ 逻辑努力：电容对参照电容的比值 in
ref
C g C =
，(1)ref Gn C r C =+ 电气努力：输出电容与输入电容的比值 out
in
C h C =
路径延时D ：各个分支归一化延时的和，11()N
N
i i i i i i D d g h p ====+∑∑ 路径逻辑努力：1N
i i G g ==∏ 路径的电气努力：1N
i i H h ==∏ 路径努力：112212()()...()...N N N F GH g h g h g h f f f === 分支努力：off C +=T path path path C C b C C =
=节点上总电容
主逻辑路径电容
路径分支努力：1N i i B b ==∏ 修正F GHB =
《数字集成电路基础》试题C （考试时间：120分钟） 班级：姓名：学号：成绩： 一、填空题（共30分） 1.三极管有NPN和PNP两种类型，当它工作在放大状态时，发射结＿＿＿＿，集电 结＿＿＿＿＿＿；NPN型三极管的基区是＿＿＿＿＿＿型半导体，集电区和发射区是＿＿＿＿＿＿型半导体。 2.把高电压作为逻辑1，低电平作为逻辑0的赋值方法称作＿＿＿＿＿＿＿逻辑赋 值。一种电路若在正逻辑赋值时为与非门，则在负逻辑赋值时为＿＿＿＿＿＿＿＿。 3.四位二进制编码器有＿＿＿＿个输入端；＿＿＿＿个输出端。 4.将十进制数287转换成二进制数是＿＿＿＿＿＿＿＿；十六进制数是＿＿＿＿＿ ＿＿。 5.根据触发器功能的不同，可将触发器分成四种，分别是＿＿＿＿触发器、＿＿＿ ＿触发器、＿＿＿＿触发器和＿＿＿＿触发器。 3＝＿＿＿＿＿＿。 A.发射结和集电结均处于反向偏置 B.发射结正向偏置，集电结反向偏置 C.发射结和集电结均处于正向偏置 2.在下列三个逻辑函数表达式中，＿＿＿＿是最小项表达式。 A．B C ) A BC ,B ,A = + Y+ ( A B B ) A B ,A ( C B = B. C Y+ A
C. C AB ABC B C A C B A )D ,C ,B ,A (Y +++??= 3．用8421码表示的十进制数45，可以写成＿＿＿＿＿＿＿＿＿＿ A ．45 B. [101101]BCD C. [01000101]BCD D. [101101]2 4．采用OC 门主要解决了＿＿＿＿＿ A ．TTL 与非门不能相与的问题 B. TTL 与非门不能线与的问题 C. TTL 与非门不能相或的问题 5．已知某触发的特性表如下（A 、B 为触发器的输入）其输出信号的逻辑表达式为＿＿＿ A ． Q n+1 ＝A B. n n 1n Q A Q A Q +=+ C. n n 1n Q B Q A Q +=+ 三、化简下列逻辑函数，写出最简与或表达式：（共20分） 1． BC A C B A C B B A Y 1+?++= 2． Y 2＝Σm （0，1，8，9，10，11） 3． Y 3见如下卡诺图
第三章、器件 一、超深亚微米工艺条件下MOS 管主要二阶效应： 1、速度饱和效应：主要出现在短沟道NMOS 管，PMOS 速度饱和效应不显著。主要原因是 TH GS V V -太大。在沟道电场强度不高时载流子速度正比于电场强度（μξν=），即载流子 迁移率是常数。但在电场强度很高时载流子的速度将由于散射效应而趋于饱和，不再随电场 强度的增加而线性增加。此时近似表达式为：μξυ=（c ξξ<） ，c sat μξυυ==（c ξξ≥），出现饱和速度时的漏源电压DSAT V 是一个常数。线性区的电流公式不变，但一旦达到DSAT V ，电流即可饱和，此时DS I 与GS V 成线性关系（不再是低压时的平方关系）。 2、Latch-up 效应：由于单阱工艺的NPNP 结构，可能会出现VDD 到VSS 的短路大电流。 正反馈机制：PNP 微正向导通，射集电流反馈入NPN 的基极，电流放大后又反馈到PNP 的基极，再次放大加剧导通。 克服的方法：1、减少阱/衬底的寄生电阻，从而减少馈入基极的电流，于是削弱了正反馈。 2、保护环。 3、短沟道效应：在沟道较长时，沟道耗尽区主要来自MOS 场效应，而当沟道较短时，漏衬结（反偏）、源衬结的耗尽区将不可忽略，即栅下的一部分区域已被耗尽，只需要一个较小的阈值电压就足以引起强反型。所以短沟时VT 随L 的减小而减小。 此外，提高漏源电压可以得到类似的效应，短沟时VT 随VDS 增加而减小，因为这增加了反偏漏衬结耗尽区的宽度。这一效应被称为漏端感应源端势垒降低。
4、漏端感应源端势垒降低（DIBL）： VDS增加会使源端势垒下降，沟道长度缩短会使源端势垒下降。VDS很大时反偏漏衬结击穿，漏源穿通，将不受栅压控制。 5、亚阈值效应（弱反型导通）：当电压低于阈值电压时MOS管已部分导通。不存在导电沟道时源（n+）体（p）漏（n+）三端实际上形成了一个寄生的双极性晶体管。一般希望该效应越小越好，尤其在依靠电荷在电容上存储的动态电路，因为其工作会受亚阈值漏电的严重影响。 绝缘体上硅（SOI） 6、沟长调制：长沟器件：沟道夹断饱和；短沟器件：载流子速度饱和。 7、热载流子效应：由于器件发展过程中，电压降低的幅度不及器件尺寸，导致电场强度提高，使得电子速度增加。漏端强电场一方面引起高能热电子与晶格碰撞产生电子空穴对，从而形成衬底电流，另一方面使电子隧穿到栅氧中，形成栅电流并改变阈值电压。 影响：1、使器件参数变差，引起长期的可靠性问题，可能导致器件失效。2、衬底电流会引入噪声、Latch-up、和动态节点漏电。 解决：LDD（轻掺杂漏）：在漏源区和沟道间加一段电阻率较高的轻掺杂n-区。缺点是使器件跨导和IDS减小。 8、体效应：衬底偏置体效应、衬底电流感应体效应（衬底电流在衬底电阻上的压降造成衬偏电压）。 二、MOSFET器件模型 1、目的、意义：减少设计时间和制造成本。 2、要求：精确；有物理基础；可扩展性，能预测不同尺寸器件性能；高效率性，减少迭代次数和模拟时间 3、结构电阻：沟道等效电阻、寄生电阻 4、结构电容： 三、特征尺寸缩小 目的：1、尺寸更小；2、速度更快；3、功耗更低；4、成本更低、 方式： 1、恒场律（全比例缩小），理想模型，尺寸和电压按统一比例缩小。 优点：提高了集成密度 未改善：功率密度。 问题：1、电流密度增加；2、VTH小使得抗干扰能力差；3、电源电压标准改变带来不便；4、漏源耗尽层宽度不按比例缩小。 2、恒压律，目前最普遍，仅尺寸缩小，电压保持不变。 优点：1、电源电压不变；2、提高了集成密度 问题：1、电流密度、功率密度极大增加；2、功耗增加；3、沟道电场增加，将产生热载流子效应、速度饱和效应等负面效应；4、衬底浓度的增加使PN结寄生电容增加，速度下降。 3、一般化缩小，对今天最实用，尺寸和电压按不同比例缩小。 限制因素：长期使用的可靠性、载流子的极限速度、功耗。
Digital IC：数字集成电路是将元器件和连线集成于同一半导体芯片上而制成的数字逻辑电路 或系统 第一章引论 1、数字IC芯片制造步骤 设计：前端设计（行为设计、体系结构设计、结构设计）、后端设计（逻辑设计、电路设计、版图设计） 制版：根据版图制作加工用的光刻版 制造：划片：将圆片切割成一个一个的管芯（划片槽） 封装：用金丝把管芯的压焊块（pad）与管壳的引脚相连 测试：测试芯片的工作情况 2、数字IC的设计方法 分层设计思想：每个层次都由下一个层次的若干个模块组成，自顶向下每个层次、每个模块分别进行建模与验证 SoC设计方法：IP模块（硬核（Hardcore)、软核（Softcore)、固核（Firmcore））与设计复用Foundry（代工）、Fabless（芯片设计）、Chipless（IP设计）“三足鼎立”——SoC发展的模式 3、数字IC的质量评价标准（重点：成本、延时、功耗，还有能量啦可靠性啦驱动能力啦 之类的） NRE (Non-Recurrent Engineering) 成本 设计时间和投入，掩膜生产，样品生产 一次性成本 Recurrent 成本 工艺制造（silicon processing），封装（packaging），测试（test） 正比于产量 一阶RC网路传播延时：正比于此电路下拉电阻和负载电容所形成的时间常数 功耗：emmmm自己算 4、EDA设计流程 IP设计系统设计（SystemC）模块设计（verilog） 综合 版图设计(.ICC) 电路级设计（.v 基本不可读）综合过程中用到的文件类型(都是synopsys版权)： 可以相互转化 .db（不可读）.lib（可读） 加了功耗信息
1、解释基本概念：集成电路，集成度，特征尺寸 参考答案： A、集成电路（IC：integrated circuit）是指通过一系列特定的加工工艺，将晶体管、二极管等有源器件和电阻、电容等无源器件，按照一定的电路互连，“集成”在一块半导体晶片（如硅或砷化镓）上，封装在一个外壳内，执行特定电路或系统功能的集成块。 B、集成度是指在每个芯片中包含的元器件的数目。 C、特征尺寸是代表工艺光刻条件所能达到的最小栅长（L）尺寸。 2、写出下列英文缩写的全称：IC，MOS，VLSI，SOC，DRC，ERC，LVS，LPE 参考答案： IC：integrated circuit；MOS：metal oxide semiconductor；VLSI：very large scale integration；SOC：system on chip；DRC：design rule check；ERC：electrical rule check；LVS：layout versus schematic；LPE：layout parameter extraction 3、试述集成电路的几种主要分类方法 参考答案： 集成电路的分类方法大致有五种：器件结构类型、集成规模、使用的基片材料、电路功能以及应用领域。根据器件的结构类型，通常将其分为双极集成电路、MOS集成电路和Bi-MOS 集成电路。按集成规模可分为：小规模集成电路、中规模集成电路、大规模集成电路、超大规模集成电路、特大规模集成电路和巨大规模集成电路。按基片结构形式，可分为单片集成电路和混合集成电路两大类。按电路的功能将其分为数字集成电路、模拟集成电路和数模混合集成电路。按应用领域划分，集成电路又可分为标准通用集成电路和专用集成电路。 4、试述“自顶向下”集成电路设计步骤。 参考答案： “自顶向下”的设计步骤中，设计者首先需要进行行为设计以确定芯片的功能；其次进行结构设计；接着是把各子单元转换成逻辑图或电路图；最后将电路图转换成版图，并经各种验证后以标准版图数据格式输出。 5、比较标准单元法和门阵列法的差异。 参考答案：
《数字集成电路基础》试题D （考试时间：120分钟） 班级： 姓名： 学号： 成绩： 一、填空题（共30分） 1. 当PN 结外加正向电压时，PN 结中的多子＿＿＿＿＿＿形成较大的正向电流。 2. NPN 型晶体三极管工作在饱和状态时，其发射结和集电结的外加电压分别处于＿ ＿＿＿＿＿偏置和＿＿＿＿＿＿＿偏置。 3. 逻辑变量的异或表达式为：_____________________B A =⊕。 4. 二进制数A=1011010；B=10111，则A -B=＿＿＿＿＿＿＿。 5. 组合电路没有＿＿＿＿＿＿功能，因此，它是由＿＿＿＿＿＿组成。 6. 同步RS 触发器的特性方程为：Q n+1 =＿＿＿＿＿＿,其约束方程为：＿＿＿＿＿＿。 7. 将BCD 码翻译成十个对应输出信号的电路称为＿＿＿＿＿＿＿＿，它有＿＿＿个 输入端，＿＿＿＿输出端。 8. 下图所示电路中，Y 1 Y 3 ＝＿＿＿＿＿＿。 二、选择题(共 20分) 1. 四个触发器组成的环行计数器最多有＿＿＿＿个有效状态。 A.4 B. 6 C. 8 D. 16 2. 逻辑函数D C B A F +=，其对偶函数F * 为＿＿＿＿＿＿＿＿。 A ．( )()D C B A ++ B. ()()D C B A ++ C. ()()D C B A ++ 3. 用8421码表示的十进制数65，可以写成＿＿＿＿＿＿。 A ．65 B. [1000001]BCD C. [01100101]BCD D. [1000001]2 1 A B 3
4. 用卡诺图化简逻辑函数时，若每个方格群尽可能选大，则在化简后的最简表达式 中 。 A ．与项的个数少 B . 每个与项中含有的变量个数少 C . 化简结果具有唯一性 5. 已知某电路的真值表如下，该电路的逻辑表达式为 。 A ．C Y = B. A B C Y = C ．C AB Y += D ．C C B Y += 三、化简下列逻辑函数，写出最简与或表达式：（共20分） 1． 证明等式:AB B A B A B A +?=+ 2． Y 2＝Σm （0，1，2，3，4，5，8，10，11，12） 3． Y 3＝ABC C AB C B A C B A +++? 四、分析设计题 (共 30分)
集成电路设计基础复习提纲 一EDA常用命令 ls 显示当前目录下的文件和路径。Pwd显示当前文件的绝对路径.。Cd进入指定目录。More显示文件内容。Cp拷贝。Mkdir创建目录。tar 打包。zip压缩。unzip解压。ftp传送文件。 二基本概念 1版图设计 CIW命令解释窗口, Library 库，Reference Library相关库, Library Path库路径，Cell单元，View视图，Techfiler.tf工艺文件, cds.lib库管理文件, techfile.cds ASCII 文件，LSW图层选择窗口，display.drf图层显示文件。LayerPurpose Pair层次用途配对，Cellview Attributes and Properties单元视图属性，Instance单元，Snap Mode 光标按钮画线条或图形的模型。Stream。数据流（一个标准数据格式用在cad系统间传递物理设计数据） parameterized cells，参数化单元。Flatten，打平 设计方法 1 CIC设计流程 ①设计规划。②建库。③原理图输入。④电路仿真。⑤单元模块版图。⑥TOP 版图。⑦验证。⑧输出GDSII。⑨制掩膜。⑩流片封装测试。 2CIC建库的步骤，工艺文件和显示文件的使用。 建库进入设计项目所在的文件夹，打开名利窗口输入icfb，在ciw菜单栏中选择file-creat-creat new library，选择要连接的Techfiler.tf或者选择相应库作为链接库，后根据指示完成余下的操作 工艺文件p1-40说明图层连接，等效连接，不可被重叠，自动布线，设计规则等情况 ciw-technology-file-dump ,design,layout definations,ascll 命名.Tf，ok;/techpurposes /techlayers;/techdisplays;/techlayerpurposepriorities(图层目的优先)；：q！（保存退出）：wq！（写后保存退出）；/ptap File-load 显示文件的使用：在显示资源编辑窗口里编辑并保存（display。drf）长期有效 添加新包，先编辑显示文件再在显示资源编辑窗口里编辑其填充等；file—save；tools-display resources-mergefile;分配图层目的配对。 3单元版图绘图方法及编辑基本方法， 新建，根据设计要求选择图层用不同的绘图命令绘制和按参数编辑、连接，测试4绘图及编辑常用命令的使用： Create— Rectangle 。create-rectangle left点拉升点 Instance、create-instance(名字不可改)填写库cell view 坐标等 Path、create-path 1点2点+回车/双击 Pcell、edit-hierarchy（分层）-make cell 填写，画长方形区域，ok Polygon、create- Polygon（F3），选择图层，点，点等，回车 Conics create-arc，点，点，点回车
班级：通信二班姓名：赵庆超学号：20071201297 7，版图设计中整体布局有哪些注意事项？ 答：1版图设计最基本满足版图设计准则，以提高电路的匹配性能，抗干扰性能和高频工作性能。 2 整体力求层次化设计，即按功能将版图划分为若干子单元，每个子单元又可能包含若干子单元，从最小的子单元进行设计，这些子单元又被调用完成较大单元的设计，这种方法大大减少了设计和修改的工作量，且结构严谨，层次清晰。 3 图形应尽量简洁，避免不必要的多边形，对连接在一起的同一层应尽量合并，这不仅可减小版图的数据存储量，而且版图一模了然。 4 在构思版图结构时，除要考虑版图所占的面积，输入和输出的合理分布，较小不必要的寄生效应外，还应力求版图与电路原理框图保持一致（必要时修改框图画法），并力求版图美观大方。 8，版图设计中元件布局布线方面有哪些注意事项？ 答：1 各不同布线层的性能各不相同，晶体管等效电阻应大大高于布线电阻。高速电路，电荷的分配效应会引起很多问题。 2 随器件尺寸的减小，线宽和线间距也在减小，多层布线层之间的介质层也在变薄，这将大大增加布线电阻和分布电阻。 3 电源线和地线应尽可能的避免用扩散区和多晶硅布线，特别是通过
较大电流的那部分电源线和地线。因此集成电路的版图设计电源线和地线多采用梳状布线，避免交叉，或者用多层金属工艺，提高设计布线的灵活性。 4 禁止在一条铝布线的长信号霞平行走过另一条用多晶硅或者扩散区布线的长信号线。因为长距离平行布线的两条信号线之间存在着较大的分布电容，一条信号线会在另一条信号线上产生较大的噪声，使电路不能正常工作。、 5 压点离开芯片内部图形的距离不应少于20um，以避免芯片键和时，因应力而造成电路损坏。
集成电路设计基础复习要点 第一章集成电路设计概述 1、哪一年在哪儿发明了晶体管？发明人哪一年获得了诺贝尔奖？ 2、世界上第一片集成电路是哪一年在哪儿制造出来的？发明人哪一 年为此获得诺贝尔奖？ 3、什么是晶圆？晶圆的材料是什么？ 4、晶圆的度量单位是什么？当前主流晶圆尺寸是多少？目前最大晶 圆尺寸是多少？ 5、摩尔是哪个公司的创始人？什么是摩尔定律？ 6、什么是SoC？英文全拼是什么？ 7、说出Foundry、Fabless和Chipless的中文含义。 8、什么是集成电路的一体化(IDM)实现模式？ 9、什么是集成电路的无生产线(Fabless)设计模式？ 10、目前集成电路技术发展的一个重要特征是什么？ 11、一个工艺设计文件(PDK)包含哪些内容？ 12、什么叫“流片”？ 13、什么叫多项目晶圆(MPW) ？MPW英文全拼是什么？ 14、集成电路设计需要哪些知识范围？ 15、著名的集成电路分析程序是什么？有哪些著名公司开发了集成电 路设计工具？
16、SSI、MSI、LSI、VLSI、ULDI的中文含义是什么？英文全拼是 什么？每个对应产品芯片上大约有多少晶体管数目？ 17、国内近几年成立的集成电路代工厂家或转向为代工的厂家主要有 哪些？ 18、境外主要代工厂家和主导工艺有哪些？ 第二章集成电路材料、结构与理论 1、电子系统特别是微电子系统应用的材料有哪些？ 2、常用的半导体材料有哪些？ 3、半导体材料得到广泛应用的原因是什么？ 4、为什么市场上90%的IC产品都是基于Si工艺的？ 5、砷化镓(GaAs) 和其它III/V族化合物器件的主要特点是什么？ 6、GaAs晶体管最高工作频率f T可达多少？最快的Si晶体管能达到多 少？ 7、GaAs集成电路主要有几种有源器件？ 8、为什么说InP适合做发光器件和OEIC？ 9、IC系统中常用的几种绝缘材料是什么？ 10、什么是欧姆接触和肖特基接触？ 11、多晶硅有什么特点？ 12、什么是材料系统？
IC设计基础（流程、工艺、版图、器件）笔试集锦 1、我们公司的产品是集成电路，请描述一下你对集成电路的认识，列举一些与集成电路 相关的内容（如讲清楚模拟、数字、双极型、CMOS、MCU、RISC、CISC、DSP、ASIC、FPGA 等的概念）。（仕兰微面试题目） 什么是MCU？ MCU(Micro Controller Unit)，又称单片微型计算机(Single Chip Microcomputer)，简称单片机，是指随着大规模集成电路的出现及其发展，将计算机的CPU、RAM、ROM、定时数器和多种I/O接口集成在一片芯片上，形成芯片级的计算机。 MCU的分类 MCU按其存储器类型可分为MASK(掩模)ROM、OTP(一次性可编程)ROM、FLASH ROM等类型。MASK ROM的MCU价格便宜，但程序在出厂时已经固化，适合程序固定不变的应用场合；FALSH ROM的MCU程序可以反复擦写，灵活性很强，但价格较高，适合对价格不敏感的应用场合或做开发用途；OTP ROM的MCU价格介于前两者之间，同时又拥有一次性可编程能力，适合既要求一定灵活性，又要求低成本的应用场合，尤其是功能不断翻新、需要迅速量产的电子产品。 RISC为Reduced Instruction Set Computing的缩写，中文翻译为精简执令运算集，好处是CPU核心 很容易就能提升效能且消耗功率低，但程式撰写较为复杂；常见的RISC处理器如Mac的Power PC 系列。 CISC就是Complex Instruction Set Computing的缩写,中文翻译为复杂指令运算集,它只是CPU分类的一种,好处是CPU所提供能用的指令较多、程式撰写容易,常见80X86相容的CPU即是此类。 DSP有两个意思，既可以指数字信号处理这门理论，此时它是Digital Signal Processing的缩写；也可以是Digital Signal Processor的缩写，表示数字信号处理器，有时也缩写为DSPs，以示与理论的区别。 2、FPGA和ASIC的概念，他们的区别。（未知） 答案：FPGA是可编程ASIC。 ASIC:专用集成电路，它是面向专门用途的电路，专门为一个用户设计和制造的。根据一 个用户的特定要求，能以低研制成本，短、交货周期供货的全定制，半定制集成电路。与 门阵列等其它ASIC(Application Specific IC)相比，它们又具有设计开发周期短、设计 制造成本低、开发工具先进、标准产品无需测试、质量稳定以及可实时在线检验等优点 3、什么叫做OTP片、掩膜片，两者的区别何在？（仕兰微面试题目）otp是一次可编程（one time programme）,掩膜就是mcu出厂的时候程序已经固化到里面去了，不能在写程序进去！( 4、你知道的集成电路设计的表达方式有哪几种？（仕兰微面试题目） 5、描述你对集成电路设计流程的认识。（仕兰微面试题目） 6、简述FPGA等可编程逻辑器件设计流程。（仕兰微面试题目） 7、IC设计前端到后端的流程和eda工具。（未知） 8、从RTL synthesis到tape out之间的设计flow,并列出其中各步使用的tool.（未知） 9、Asic的design flow。（威盛VIA 2003.11.06 上海笔试试题） 10、写出asic前期设计的流程和相应的工具。（威盛） 11、集成电路前段设计流程，写出相关的工具。（扬智电子笔试） 先介绍下IC开发流程： 1.）代码输入（design input) 用vhdl或者是verilog语言来完成器件的功能描述，生成hdl代码 语言输入工具：SUMMIT VISUALHDL MENTOR RENIOR 图形输入: composer(cadence); viewlogic (viewdraw) 2.）电路仿真（circuit simulation) 将vhd代码进行先前逻辑仿真，验证功能描述是否正确 数字电路仿真工具： Verolog：CADENCE Verolig-XL SYNOPSYS VCS MENTOR Modle-sim VHDL : CADENCE NC-vhdl SYNOPSYS VSS MENTOR Modle-sim 模拟电路仿真工具： AVANTI HSpice pspice，spectre micro microwave: eesoft : hp 3.）逻辑综合（synthesis tools) 逻辑综合工具可以将设计思想vhd代码转化成对应一定工艺手段的门级电路；将初级仿真 中所没有考虑的门沿（gates delay）反标到生成的门级网表中,返回电路仿真阶段进行再 仿真。最终仿真结果生成的网表称为物理网表。 12、请简述一下设计后端的整个流程？（仕兰微面试题目） 13、是否接触过自动布局布线？请说出一两种工具软件。自动布局布线需要哪些基本元 素？（仕兰微面试题目） 14、描述你对集成电路工艺的认识。（仕兰微面试题目）
1. 在P 衬底硅片上设计的PMOS 管可以分为n+层、SiO 2层、多晶硅层、金属层和N 井层。 2. 在集成电路设计中，制造厂商所给的工艺中有R □为它成为（方块电阻）。 3. MOS 管元件参数中的C ox 是栅极单位面积所具有的（电容值）。 4. 对于NMOS 而言，工作在饱和区中，其漏电流I D 等于（21()2D P ox GS TH W I C V V L μ= -），不能使用β或K 来表示。 5. 对于PMOS 而言，工作在饱和区中，其漏电流I D 等于 （21(||)2D P ox SG TH W I C V V L μ=--），不能使用β或K 来表示。 6. 对于工作在饱和区的NMOS 而言，其g m 等于（2D m GS TH I g V V =-），只能有I D 和过 驱动电压表示。 7. 对于工作在饱和区的NMOS 而言，其g m 等于（m g =），只能有I D 、W 、L 以及工艺参数表示。 8. 根据MOS 管特征曲线划分的四个工作区域，可以作为MOS 电阻的区域为（深度三极管区）。 9. 根据MOS 管特征曲线划分的四个工作区域中，可以作为电流源的区域为（饱和区）。 10. 对于NMOS 而言，导电沟道形成，但没有产生夹断的外部条件为（V DS 小于V GS -V TH ）。 11. 差动信号的优点，能（有效抑制共模噪声），增大输出电压摆幅，偏置电路更简单和输出线性度更高。 12. 分析MOS 共栅放大电路，其电流增益约等于（1）。 13. 差动信号的优点，能有效抑制共模噪声，增大输出电压摆幅，偏置电路更简单和（输出线性度更高）。 14. 共源共栅电流镜如下图所示，当V X 电压源由大变小的过程中，M2和M3管，（M3）先退出饱和区。
《数字集成电路基础》试题E （考试时间：120分钟） 班级：姓名：学号：成绩： 一、填空题（共30分） 1.PN结具有单向导电性。正向偏置时，多子以 __________________运动为主， 形成正向电流；反向偏置时，少子____________________运动，形成反向饱电流。 2.双极型晶体三极管输出特性曲线的三个工作区是放大区、＿＿＿＿＿、＿＿＿ ＿＿。 3.已知三态与非门输出表达式C AB F? =，则该三态门当控制信号C为＿＿＿电平时，输出为高阻态。 4.十进制数211转换成二进制数是＿＿＿＿＿＿；十六进制数是＿＿＿＿＿＿＿。 5.将若干片中规模集成电路计数器串联后，总的计数容量为每片计数容量的＿＿ ＿＿。 6.若用触发器组成某十一进制加法计数器，需要＿＿＿＿个触发器，有＿＿个无 效状态。 7.同步RS触发器的特性方程为Q n+1=____________；约束方程为＿＿＿＿＿＿＿ ＿＿。8.下图所示电路中，Y1＝＿＿＿＿＿＿＿＿＿＿；Y2＝＿＿＿＿＿＿＿＿＿＿＿ ＿；Y3＝＿＿＿＿＿＿＿＿＿＿＿＿。 二、选择题(共 18分) 1. 下列函数中，是最小项表达式形式的是＿＿＿＿＿＿＿＿＿。 A. Y=A+BC B. Y=ABC+ACD C. C B A C B A Y+ ? = D. BC A C B A Y+ ? = 2.要实现n 1 n Q Q= +,JK触发器的J、K取值应为＿＿＿＿＿。 A． J=0，K=0 B. J=0，K=1 C. J=1，K=0 D. J=1，K=1 3．数值[375]10与下列哪个数相等＿＿＿。 A． [111011101]2 B. [567]8 C. [11101110]BCD D. [1F5]16 4．属于组合逻辑电路的是＿＿＿＿＿＿＿＿＿＿＿ A．触发器 B. 全加器 C. 移位寄存器 D. 计数器 B 2 B V CC Y1
集成电路设计系列第2章集成电路发展史
本章概要 2.1 集成电路的发明 2.2 微处理器的发展 2.3 摩尔定律 2 2.4 今天的IC
年德国科学家Ferdinand 1874年，德国科学家Ferdinand Braun 发现在一定的条件下，晶体能够单向传导电流并将这种现象能够单向传导电流，并将这种现象称为“整流（rectification ）。 年意大利人G i l M i 3 1895年，意大利人Gugielmo Marconi 发明了利用电波传输信号的新技术，成为无线通信的开端晶体探测器首成为无线通信的开端。晶体探测器首次被用于无线电接收机中，用于从载波中提取有用信号称之为“检波”波中提取有用信号，称之为检波。
1904年，英国科学家John Ambrose Fleming，发明了第一只电子管，被称为 Fleming Valve。 “Fleming Valve” 4 这只电子管只有阴极和阳极两个电极。他通过研究 ，将个有用信号调制到从阴极到阳极的 Edison Effect，将一个有用信号调制到从阴极到阳极的 直流电流之上。
5 1906年，美国科学家Lee de Forest 给电子管加一个电极（称为栅极）， 从而使电子管具有了放大的能力， 可以视作为晶体管的前身。
机械计算装置 英国剑桥大学教授 Charles Babbage于1932 Ch l B bb 年设想，1934年开发 被称为差动引擎 （Difference Engines） 采用十进制 6 可完成加、减、乘、除 有25000个机械部件，总 成本17470英镑
Digital IC:数字集成电路是将元器件和连线集成于同一半导体芯片上而制成的数字逻辑电路或系统第一章引论 1、数字IC芯片制造步骤 设计：前端设计（行为设计、体系结构设计、结构设计）、后端设计（逻辑设计、电路设计、版图设计）制版：根据版图制作加工用的光刻版 制造：划片：将圆片切割成一个一个的管芯（划片槽） 封装：用金丝把管芯的压焊块（pad）与管壳的引脚相连 测试：测试芯片的工作情况 2、数字IC的设计方法 分层设计思想：每个层次都由下一个层次的若干个模块组成，自顶向下每个层次、每个 模块分别进行建模与验证 SoC设计方法：IP模块（硬核（Hardcore）、软核（Softcore）、固核（Firmcore ））与设计复用Foundry （代工）、Fabless （芯片设计）、Chipless （IP设计）"三足鼎 立” 一-oC发展的模式 3、数字IC的质量评价标准（重点：成本、延时、功耗，还有能量啦可靠性啦驱动能力啦之类的） NRE （Non-Recurrent Engineering）成本 设计时间和投入，掩膜生产，样品生产 一次性成本 Recurrent 成本 工艺制造（silicon processing ），封装（packaging ），测试（test） 正比于产量 每个集成电路的成本-kceurrenr成本+ 一、此上成木 总产量 管芯成本十芯片濯试成本+封装成本 Recurrent Jjfc 本----------- ----------------------- 最终测试成品率| 一阶RC网路传播延时：正比于此电路下拉电阻和负载电容所形成的时间常数 C上的电压从上升到50%的时间 &二In （2）r = 0.69 功耗：emmmm 自己算 4、EDA设计流程 IP设计-------- >系统设计（SystemC ） ----- > 模块设计（verilog ） 版图设计（.ICC --------- 电路级设计（.v基本不可读）综合过程中用到的文件类型（都是synopsys）: 可以相互转化 .db （不可读）< ----------- > .lib （可读） 加了功耗信息
Digital IC ：数字集成电路是将元器件和连线集成于同一半导体芯片上而制成的数字逻辑电路或系统 第一章 引论 1、数字IC 芯片制造步骤 设计：前端设计（行为设计、体系结构设计、结构设计）、后端设计（逻辑设计、电路设计、版图设计） 制版：根据版图制作加工用的光刻版 制造：划片：将圆片切割成一个一个的管芯（划片槽） 封装：用金丝把管芯的压焊块（pad ）与管壳的引脚相连 测试：测试芯片的工作情况 2、数字IC 的设计方法 分层设计思想： 每个层次都由下一个层次的若干个模块组成， 自顶向下 每个层次、每个模块分别进行建模与验证 SoC 设计方法：IP 模块（硬核（Hardcore)、软核（Softcore)、固核（Firmcore ））与设计复用 Foundry （代工）、Fabless （芯片设计）、Chipless （IP 设计）“三足鼎立”——SoC 发展的模式 3、 数字IC 的质量评价标准（重点：成本、延时、功耗，还有能量啦可靠性啦驱动能力啦之类的） NRE (Non-Recurrent Engineering) 成本 设计时间和投入，掩膜生产，样品生产 一次性成本 Recurrent 成本 工艺制造（silicon processing ），封装（packaging ），测试（test ） 正比于产量 一阶RC 网路传播延时：正比于此电路下拉电阻和负载电容所形成的时间常数 功耗：emmmm 自己算 4、EDA 设计流程 IP 设计 系统设计（SystemC ） 模块设计（verilog ） 版图设计(.ICC) 电路级设计（.v 基本不可读） 综合过程中用到的文件类型(都是synopsys 版权)： .db
自我检测题 1．在存储器结构中，什么是“字”什么是“字长”，如何表示存储器的容量 解：采用同一个地址存放的一组二进制数，称为字。字的位数称为字长。习惯上用总的位数来表示存储器的容量，一个具有n字、每字m位的存储器，其容量一般可表示为n ×m位。 2．试述RAM和ROM的区别。 解：RAM称为随机存储器，在工作中既允许随时从指定单元内读出信息，也可以随时将信息写入指定单元，最大的优点是读写方便。但是掉电后数据丢失。 ROM在正常工作状态下只能从中读取数据，不能快速、随时地修改或重新写入数据，内部信息通常在制造过程或使用前写入， 3．试述SRAM和DRAM的区别。 解：SRAM通常采用锁存器构成存储单元，利用锁存器的双稳态结构，数据一旦被写入就能够稳定地保持下去。动态存储器则是以电容为存储单元，利用对电容器的充放电来存储信息，例如电容器含有电荷表示状态1，无电荷表示状态0。根据DRAM的机理，电容内部的电荷需要维持在一定的水平才能保证内部信息的正确性。因此，DRAM在使用时需要定时地进行信息刷新，不允许由于电容漏电导致数据信息逐渐减弱或消失。 4．与SRAM相比，闪烁存储器有何主要优点 解：容量大，掉电后数据不会丢失。 ) 5．用ROM实现两个4位二进制数相乘，试问：该ROM需要有多少根地址线多少根数据线其存储容量为多少 解：8根地址线，8根数据线。其容量为256×8。 6．简答以下问题： （1）CPLD和FPGA有什么不同 FPGA可以达到比CPLD更高的集成度，同时也具有更复杂的布线结构和逻辑实现。FPGA更适合于触发器丰富的结构，而CPLD更适合于触发器有限而积项丰富的结构。 在编程上FPGA比CPLD具有更大的灵活性；CPLD功耗要比FPGA大；且集成度越高越明显；CPLD比FPGA有较高的速度和较大的时间可预测性，产品可以给出引脚到引脚的最大延迟时间。CPLD的编程工艺采用E2 CPLD的编程工艺，无需外部存储器芯片，使用简单，保密性好。而基于SRAM编程的FPGA,其编程信息需存放在外部存储器上，需外部存储器芯片,且使用方法复杂，保密性差。 （2）写出三家CPLD/FPGA生产商名字。 Altera，lattice，xilinx，actel 7．真值表如表所示，如从存储器的角度去理解，AB应看为地址，F0F1F2F3应看为数据。 表
浙江工业大学 / 学年第一学期 《数字电路和数字逻辑》期终考试试卷 A 姓名 学号 班级 任课教师 一、填空题（本大题共10小题，每空格1分，共10分） 请在每小题的空格中填上正确答案。错填、不填均无分。 1．十进制数（68）10对应的二进制数等于 ； 2．描述组合逻辑电路逻辑功能的方法有真值表、逻辑函数、卡诺图、逻辑电路图、波形图和硬件描述语言（HDL ）法等，其中 描述法是基础且最直接。 3．1A ⊕可以简化为 。 4．图1所示逻辑电路对应的逻辑函数L 等于 。 A B L ≥1 & C Y C 图1 图2 5．如图2所示，当输入C 是（高电平，低电平） 时，AB Y =。 6．两输入端TTL 与非门的输出逻辑函数AB Z =，当A =B =1时，输出低电平且V Z =0.3V ，当该与非门加上负载后，输出电压将(增大，减小) 。 7．Moore 型时序电路和Mealy 型时序电路相比， 型电路的抗干扰能力更强。 8．与同步时序电路相比，异步时序电路的最大缺陷是会产生 状态。 9．JK 触发器的功能有置0、置1、保持和 。 10．现有容量为210×4位的SRAM2114，若要将其容量扩展成211×8位，则需要 片这样 的RAM 。 二、选择题（本大题共10小题，每小题2分，共20分） 在每小题列出的四个备选项中只有一个是符合题目要求的，请将其代码填写在题后的括号内。错选、多选或未选均无分。 11．十进制数（172）10对应的8421BCD 编码是 。 【 】 A ．（1111010）8421BCD B ．（10111010）8421BCD C ．（000101110010）8421BC D D ．（101110010）8421BCD 12．逻辑函数AC B A C B A Z +=),,(包含 个最小项。 【 】
第一次作业： 1、 为什么PN 结会有单向导电性？ 答PN 结是由P 型半导体和N 型半导体结合在一起形成的。P 型半导体多子是空穴，N 型半导体多子是电子。当形成PN 结后由于载流子的浓度差，电子会向P 型侧扩散，空穴会向N 型侧扩散。随着扩散的进行，会在接触处形成一定厚度的空间电荷区，电荷区中的正负离化中心形成内建电场。随着空间耗尽区的扩展和内建电场的增强，电场作用下的漂移得到加强，扩散随之减弱，最后漂移电流和扩散电流达到平衡。若给PN 结两端加上正电压，外加电场将会削弱内建电场从而加强扩散削弱漂移，此时扩散电流电流大于漂移电流从而形成正向导通电流。当PN 结加上反向偏压后，外加电场和内建电场同向，此时扩散进一步收到抑制，漂移得到加强。但漂移的少数载流子非常少，所以没能形成大的反向导通电流。这就是PN 结的单向导电性。 2、 为什么半导体掺杂后导电能力大大增强 答：本征半导体在常温情况下由于热激发产生的空穴电子对浓度大约在1010量级。而在常温下本征半导体的导电能力非常弱。当掺入B 或P 等杂质后，在常温下的掺杂杂质基本全部离化，杂质的离化而会在价带或导带产生大量的能做共有化运动的空穴或电子。在杂质没有补偿的情况下，载流子浓度近似等于杂质浓度，半导体掺杂后n,p 大大增加。根据电导率σ=nq μ(n)+pqμ(p)可知，掺杂半导体的电导率大大增加，即导电能力明显增强。 3、 为什么晶体管有放大作用？ 答：我们定义晶体管集电极电流和基极电流的比值为晶体管放大倍数。只有当晶体管处于放大状态时才具有线性放大能力。当BE 结正偏，BC 结反偏时管子处于放大状态。因为发射极高掺杂，在BE 正向导通时，发射极的大量电子（以NPN 管为例）扩散到基区。基区空穴扩散到发射极，而基区浓度远比发射极来得低，所以电子扩散电流占主要部分。因为基区很薄且载流子寿命很长，到达基区的电子只有一小部分和基区注入得空穴复合，绝大部分要在反偏的集电结内建电场作用下而漂移到集电极。所以集电极电流与基极电流的比值比较大，即放大倍数比较大。 第二次作业 1.3、题目略 解答： （1）①由图可知 ②由图可知 （2） (3) 各层版图如下 (不按次序排放) 1.5、题目略 设计条件如下： ①单条形基极，单条形发射极，单条形集电极 ②工艺允许最小宽度为2u ③外延层厚度和各图形的间距也是2u ④采用标准的PN 结隔离双极型工艺 ⑤要求管子占有面积最小 解答： 根据以上条件可以得到以下layout （1）根据以上版图可以计算一个NPN 管的版图面积为 （2）W W 65103.810 4.22-??＝每个管子的功耗＝ （3）当最小间距是5um 时，38400 5.25.2104.25≈??=N ，W W 51021.538400 2-?＝每个管子的功耗＝ 当最小间距是0.5um 时，6 51084.316104.2?=??=N ，
塑封集成电路封装基础知识 什么是晶圆： 1、晶圆的主要材料是单晶硅； 2、晶圆是在超净化间里通过各种工艺流程制造出来的圆形薄片； 3、晶圆按其直径分为4英寸、5英寸、6英寸、8英寸、12英寸。 4、晶圆越大,同一圆片上可生产的单颗芯片就多。依据芯片尺寸大小，一个8英寸晶圆上一般有5000-6000颗芯片。 什么是芯片： 1、芯片：是在硅板上集合多种电子元器件实现某种特定功能的电路模块。 2、芯片是电子设备中最重要的部分，承担着运算和存储的功能。集成电路的应用范围覆盖了军工、民用的几乎所有的电子设备。 什么是封装 封装：就是指把芯片上的焊点，用导线接引到外部接头处，以保护芯片免受外部环境影响，实现标准化的过程。 封装的作用 1、传递电能 2、传递电路信号 3、提供散热路径 4、电路的结构保护和支持 封装目的在于保护芯片不受或少受外界环境的影响，并为之提供一个良好的工作环境，以使电路芯片工作稳定、符合设计功能要求。 封装的作用： 1、传递电能，主要是指电源电压的分配和导通。首先要能接通电源，使芯片与电路间流通电流。其次要能将不同部位的电源分配恰当（电位转换）,同时也要考虑接地线的分配问题。 2、传递电路信号，主要应尽可能考虑芯片与I/O引线接口互连路径最短，使电信号延迟减小。对高频，还应虑串扰问题。 3、提供散热路径，主要是要考虑芯片长期工作如何将产生的热量散出的问题；对大功率器件还应考虑强制冷却方式。 4、电路的结构保护和支持，主要是指为芯片和其他部件提供可靠的机械支撑，并能适应各种工作环境和条件的变化。 晶圆检验： 晶圆检验：主要是利用高低倍显微镜对中测后晶圆片或MAPING晶圆片的表面质量缺陷状况进行检查、评价以及对晶圆资料进行核对的过程。 晶圆检验项目：是否压点氧化、压点沾污、钝化层残留、铝条划伤、桥接、未中测，资料不符等 减薄：晶圆减薄：就是利用减薄机的去除技术将晶圆的背面的硅材料减到可以适合封装的程度，以满足芯片组装的要求。
功耗延时积（PDP ）:功耗和延时的乘积一般为常数 NMOS 和PMOS 阈值电压和体效应系数均分别为正值和负值 若GS V 不变，MOSFET 随着DS V 的增大进入的所处的状态： 长沟道器件：亚阈值区（弱反型）— 线性区—饱和区（强反型） 短沟道器件：亚阈值区（弱反型）— 线性区 — 速度饱和区 — 饱和区（强反型） 在饱和区长沟道器件的GS V 与DS I 成平方关系，短沟道器件GS V 与DS I 成线性关系 中点电压M V = '( )()N P W kn L W kn L =，又'2n p kn kn μμ==， 保证( )W L 之比为0.5才能保证中点电压在1 2DD V 处，达到对称反相器设计的要求 上升时间是从0.1DD V 到0.9DD V 的时间， 2.2r t τ=最大信号频率1 max r f f t t = + 上升和下降延时用来描述输入输出本身的逻辑改变的快慢，传播延时则是输入逻辑传播到输出逻辑的时间，是输入和输出0.5DD V 翻转点时间的延迟平均值 0.69pr t τ= N 输入与非门M V = N 输入或非门M V = 用m 倍尺寸的N 输入NAND 可以写成：
012pu r r L N t t C m α+= + 0(1)nu f f L N t N t C m α=++ 用m 倍尺寸的N 输入NOR 可以写成： 0(1)pu r r L N t N t C m α=++ 012nu f f L N t t C m α+=+ 逻辑努力：电容对参照电容的比值 in ref C g C = ，(1)ref Gn C r C =+ 电气努力：输出电容与输入电容的比值 out in C h C = 路径延时D ：各个分支归一化延时的和，11()N N i i i i i i D d g h p ====+∑∑ 路径逻辑努力：1N i i G g ==∏ 路径的电气努力：1N i i H h ==∏ 路径努力：112212()()...()...N N N F GH g h g h g h f f f === 分支努力：off C +=T path path path C C b C C = =节点上总电容 主逻辑路径电容 路径分支努力：1N i i B b ==∏ 修正F GHB =