低功耗的设计与实现方法
2.2CMOS 电路低功耗设计的基本方法和途径
根据2switch L DD P C V f α=???，在频率一定的情况下，功耗主要取决于3个因素:工作电压，
负载电容以及开关活动性，因此功耗优化主要从以上三方面着手。
2.2.1降低工作电压
功耗与工作电压的平方成正比，因此降低工作电压是降低功耗的有力措施。不需要改变电路的结构降低工作电压就可以取得减少功耗的显著效果，而且降低电压是针对整个芯片，而不是针对某一个单元，因此降低工作电压比减小负载电容和减小活动性更易见效。但是降低电压并不是无限制的，降低电压必须考虑电路的速度。图2-3显示了在不同设计阶段降低电压的措施。
图2-3.在不同设计阶段降低电压的措施
电压降低时，延时增加，导致电路性能的下降，如图2-4所示。由于CMOS 器件电流I dd ∝(V dd -V t )2，可得电路延时。当V dd >>V t ，时降低电压延时呈线性增加，此时可以用改变电路结构等措施来弥补低电压带来的延时增加，但当电压进一步降低到接近阈值电压时，漏电流迅速增大。为了避免这种情况发生，一般应保证它在0.13V ～0.11V 之间。
图2-4.工作电压对功耗和性能的影响
2.2.2降低负载电容
动态功耗与负载电容成正比，因此减小负载电容成为降低功耗的另外一个重要途径。在CMOS 电路中，电容主要由两方面构成:一方面是器件栅电容和节点电容，它们和器件工艺有关;另一方面是连线电容。值得注意的是，随着工艺的发展，连线电容已经超过器件电容。为了减小电容，在工艺方面可以选择小的器件，物理设计时减小连线长度。图2-5显示了在不同设计阶段降低负载电容的措施。
图2-5.在不同设计阶段降低负载电容的措施
2.2.3减少开关活动性
在CMOS电路中，功耗和开关活动性息息相关。若信号活动性为0，即使负载电容很大，它也不消耗能量。开关活动性与数据频率f和开关活动率α有关，f描述单位时间内信号到达节点的次数，而活动率α则描述到达节点时信号的翻转几率。
值得注意的是，在有些CMOS电路中，伪跳变占据了相当一部分开关活动性。由于此类信号没有任何作用，因此它造成系统功耗的白白损失。伪跳变由电路中的比较器、进位加法器、解码器等运算逻辑部件形成，它一旦形成便向下一级电路传播，直到寄存器为止。因此它所造成的功耗与它流过的路径有关。它传播经过的单元越多，浪费的功耗便越多。为了降低伪跳变带来的浪费，一种办法是消除伪跳变的产生;另一办法是缩短其传播长度。
2.2.4低功耗的途径
如上所述，决定功耗的因素有工作电压，负载电容或开关活动性，CMOS电路的低功耗设计必须综合考虑这三个因素。具体的途径有：
1.避免浪费:对系统进行有效的功耗管理，用门控技术关闭没有任务的单元，甚至在系统闲置时关闭电源；合理选择逻辑单元避免或减小伪跳变的产生；用专用电路代替可编程硬件，采取规则算法和结构减少控制电路；另外，在系统集成时，需要根据系统需求合理地选择集成部件。
2.面积、性能和功耗的均衡设计：必要时用少许面积或性能换取功耗。这三个约束往往相互制约，但可以相互转化，因此在低功耗设计中，常常用少许面积或性能换取功耗的优化。例如，可以通过并行设计和流水线设计。
3.合理的布局和划分，使数据尽可能在模块内处理：在CMOS电路中，数据总线是功耗的一个重要来源，因为它具有很高的开关活动性和负载电容。信号通过总线在芯片的各个单元之间传送，造成严重的功耗。为了避免或减小这种高功耗的总线通讯，可以对数据路径进行合理的布局和划分，尽量使数据在模块内处理，使用功耗相对较低的局部总线。
2.3工艺级低功耗技术
1、工艺层次
工艺上，考虑的低功耗技术主要有：降低阈值电压，减小管子尺寸，增加金属层数，采用其他特殊工艺等。
从对功耗来源的分析知，减少电源电压可以有效地降低电路功耗，但是在阈值电压不变的情
况下，会影响电路速度。为此，要求同时减少阈值电压，阈值电压并不是越小越好，一般应保证它在0.13V～0.11V 之间。
采用先进工艺，能得到更小的管子尺寸，有助于减少开关电容，即使电源电压不变，电路功耗也能得到降低。
多层金属叠层布线，可以不用再为走线而预留空间，不仅节约了芯片面积，也避免使用大范围连线，从而可以减少开关电容,降低电路功耗。当然,叠加的金属层也会导致耦合寄生电容的增加，抵消部分节约的功耗。
另外，针对减少器件漏电流问题，可以采用一些特殊工艺，如采用绝缘体上硅( Silicon on Insulator，SOI) 工艺、多阈值电压器件、低温CMOS 器件、动态衬底偏置器件以及介电常数更高的栅氧材料等。
2、版图层次
版图优化必须同时优化器件和互连。这方面的工作主要是基于Elmore模型。但这些模型没有显式地将互连延迟、功耗与晶体管、引线的尺寸联系起来。所以有必要建立适当的模型，以实现版图级的功耗优化。
版图设计，不再以最小面积容纳所有电路模块为目标，而是应考虑如何使开关频繁的路径最短化。版图设计中最简单的低功耗方法是对具有较高活动性的信号选择上层金属布线。上层金属与基板被一层较厚的二氧化硅隔开，由于布线的物理电容随着氧化层厚度的增加而减小，因而，把活动性高的信号线布在较上层是相当有利的，应该注意的是较上层布线需要更多的通孔，而通孔将增加电容。另外，应使高活动性的信号布线具有较低的电容。
时钟树是数字电路中最大的负载网络，好的时钟树生成算法，可以减少时钟歪斜，偏差和抖动的发生，目前采用较多的时钟树仍是H网络，即主干节点接参考时钟,子叶节点为匹配连线和缓冲器对参考时钟的扩展。最后，布线时应考虑开关频繁的路径为高优先级。传统的布局和布线以面积和延时最小作为目标，它的主要衡量标准是线长最短，电容最小。这种布局和布线的缺点是没有与信号的活动性结合起来。在低功耗布局和布线中，往往以活动性与电容的乘积为目标，活动性高的布线应尽可能短。
在处理复杂设计时，通常将电路划分成易管理的小电路块，分别优化和实现。块内互连显然比块间互连短，电容小。因此必须考虑信号活性，网表划分应使低活性的互连处在边界上。布局、布线的问题和划分的问题一样，可使用原来延迟和面积优化的方法，但在功耗优化时，必须用信号活性对电路互连线加权。尽可能的使高活性的互连处于块内。在深亚微米设计时，因为耦合电容对总的互连电容和功耗有大的贡献，在布线时，引线间距也应根据信号活性进行调整。高活性的网表最好分配在不同的层上。同理，对引线的线宽也应根据互连电容，信号活性，和延迟限制进行权衡。
3、电路级低功耗技术
电路级的低功耗设计，主要针对动态功耗，涉及电源电压、物理电容和开关频率等几个方面。由开关功耗和电源电压呈二次方关系。减少电源电压对降低功耗最有效的方法。在阈值电压不变的情况下，对不同电路模块采用不同电源电压供电，对时序有限制的模块，采用高的电源电压保证电路速度，其他模块采用低的电源电压以节约功耗。
CMOS数字电路的物理电容大致有三种：栅电容、扩散电容和连线电容。降低这三种电容，则对应的节点的功耗也随之降低。栅电容和扩散电容主要是由所选的工艺的单元库决定的。而连线电容则受后端设计的布局布线的影响。
要降低开关频率，一方面可以减少电路工作频率，另一方面需要减少电路的开关活动性。4、门级设计
1.工艺映射
工艺映射把布尔函数映射为CMOS门网络。例如，一个3输入的与非门可以用一个3输入
的CMOS门实现，或者通过两个2输入的CMOS门实现。不同的实现方式会得到不同的信号活动性，电容。多输入逻辑门的负载电容较小，对降低功耗是有利的。低功耗的工艺映射另一目标是使布尔网络的开关活动性最小，并尽量把活动性较高的节点安排在多输入逻辑门中，因为它的电容较小，最终功耗也较小。
2.减小活动性
如图2-8所示电路图中，输入B的活动性为25%，逻辑深度为2；而输入C的活动性为19%，逻辑深度为1。为了降低整体的活动性，把输入B与C互换，这样就减小了高活动性信号的逻辑深度，从而能简单有效地降低功耗。
图2-8.输入重定序降低活动性示意图
3.减少伪跳变
在门级设计中，减少伪跳变可以避免功耗浪费。图2-9显示了两种实现布尔逻辑的方法，假使门延时和信号到达时间均相同，在输出到达稳态以前，层叠式结构信号翻转次数高于树形结构，这是因为在层叠式结构中每一次输入翻转都将诱发输出翻转，这些翻转又向它的下一级传播，若门级网络的逻辑深度为N，那么这些伪跳变的以NZ的速度增长。而在树形网络中，由于结构是对称的，它的逻辑深度比层叠式结构少，因而可以避免多余的伪跳变，这种结构可以节省15-20%的功耗。
图2-9.层迭式结构与平衡式结构比较
通过调整门的尺寸，平衡信号延时以消除伪跳变，功耗可降低28%。而且，通过流水线设计在不同深度的逻辑间插入缓冲器，也可以消除伪跳变；由于伪跳变和逻辑深度有关，因此减小逻辑深度是减小伪跳变的重要途径。
4．门控时钟的使用
对于数字电路来说，由于时钟树直接连到电路中的各个时序单元，不论该时序单元输入是否有效，只要时钟翻转，该单元就会动作，造成不必要的功耗，为此，建议采用门控时钟，如图2所示，将时钟和使能信号相与，让时钟只在使能信号有效时才输出门控时钟，由该门控时钟去控制时序单元，图2中的锁存器Latch 是为了避免产生毛刺。
图2 门控时钟的产生
5、结构级
典型的低功耗结构有两种：并行结构和流水线结构。这两种结构不仅常见于高速电路中，用于提高电路性能，在电路吞吐量一定时，采用这两种结构，可以用面积来换取低功耗。
并行结构，是在原电路基础上复制相同电路，当吞吐量一定时，可将工作频率降为原来的一半，此时允许电路有较大延时，故可以采用较低电源电压，从而降低电路总功耗。
图并行结构和流水线结构
流水线结构和并行结构相似，都是以增大面积减小电源电压的方式来降低功耗。但它不是简单地“复制”模块，而是把一个功能模块分成n个阶段进行流水线作业，每个阶段由一个子模块来完成，在子模块之间插入Register以驱动这些小模块。
6、行为级低功耗设计方法
这一级的设计方法就是针对所要实现的功能选择合适的算法。有些功能函数在计算的时候会浪费很多功耗，这时有必要对算法进行改进。降低开关活动因子是降低功耗的一个有效的方法，尤其对结点电容大的信号线更是如此，比如总线。我们可以采用合适的编码方式来降低开关活动频率。如Gray- code 是通过对二进制数编码，实现连续的两个二进制数之间只有一位不同，这样总线在传输连续变化的数据时，在总线上只有一位发生变化，总线的翻转活动大大减小，从而降低功耗。此外，另一个有效的方法是降低开关电容。设计师在设计的时候应当考虑操作个数和操作类型。不同类型的操作所消耗的功耗是不同的。例如，乘法操作的功耗要大于加法操作。因此，在减少算法操作个数的同时，还要考虑到操作的类型。存储器读取和ALU 操作次数应当尽可能少。
7、系统层次
系统层次的低功耗技术主要有动态电源电压管理(DVS)，动态阈值调节(DTS)和待机模式下的节能问题等几个方面。
动态电源电压管理类似前面提到的降低电源电压技术，所不同在于它是根据工作负荷动态调整工作频率和电源电压，而不是硬性地划分模块电源电压，因此，具有很强的灵活性。动态
阈值调节主要针对降低电路漏电流，和前者相似，也根据实际工作速度来动态调节管子的阈值电压。不过要动态改变阈值电压,需要自适应体偏置，这要用到三阱工艺。另外，漏电流监测器也是这一技术的关键。
在待机模式下，为减少漏电流，降低静态功耗，可直接切断电路的电源和地，具体实现可采用在电路与电源和地之间增设开关，如图5 所示。
图5 切断电源和地的开关电路
正常工作时，控制信号Sleep为高，开关闭合，电路接至电源和地；待机时，Sleep信号变为低，开关断开，电路的电源和地被切断。由于断电会清除寄存器内容，故寄存器不能采用这种技术。
毕业设计文献综述 电子信息科学与技术 集成电路低功耗设计方法研究 摘要:随着IC制造工艺达到纳米级，功耗问题已经与面积、速度一样受到人们关注，并成为制约集成电路发展的关键因素之一。同时，由于电路特征尺寸的缩小，之前相比于电路动态功耗可以忽略的静态漏功耗正不断接近前者，给电路低功耗设计提出了新课题，即低漏功耗设计。本文将分析纳米工艺下芯片功耗的组成和对低漏功耗进行研究的重要性，然后介绍目前主要的低功耗设计方法。此外，由于ASIC技术是目前集成电路发展的趋势和技术主流，而标准单元是ASIC设计快速发展的重要支撑，本文在最后提出了标准单元包低漏功耗设计方法，结合电路级的功耗优化技术，从而拓宽ASIC功耗优化空间。 关键字：低功耗，标准单元，ASIC设计 前言： 自1958年德克萨斯仪器公司制造出第一块集成电路以来，集成电路产业一直以惊人的速度发展着，到目前为止，集成电路基本遵循着摩尔定律发展，即集成度几乎每18个月翻一番。 随着制造工艺的发展，IC设计已经进入了纳米级时代：目前国际上能够投入大规模量产的最先进工艺为40nm，国内的工艺水平正将进入65nm；2009年，Intel酷睿i系列创纪录采用了领先的32nm 工艺，并且下一代22nm工艺正在研发中。但伴随电路特征尺寸的减小，电路功耗数值正呈指数上升，集成电路的发展遭遇了功耗瓶颈。功耗问题已经同面积和速度一样受到人们重视，成为衡量IC设计成功与否的重要指标之一。若在设计时不考虑功耗而功利地追求集成度的提高，则可能会使电路某些部分因功耗过大引起温度过高而导致系统工作不稳定或失效。如Intel的1.5GHz Pentium Ⅳ处理器，拥有的晶体管数量高达4200万只，功率接近95瓦，整机生产商不得不为其配上了特大号风扇来维持其正常工作。功耗的增大不仅将导致器件的可靠性降低、芯片的稳定性下降，同时也给芯片的散热和封装带来问题。因此，功耗已经成为阻碍集成电路进一步发展的难题之一，低功耗设计也已成为集成电路的关键设计技术之一。 一、电路功耗的组成 CMOS电路中有两种主要的功耗来源，动态功耗和静态功耗。其中，动态功耗包括负载电容的充放电功耗(交流开关功耗)和短路电流引起的功耗；静态功耗主要是由漏电流引起的功耗，如图1所示。
电工基础知识大全 电工基础知识大全电工识图口诀巧记忆 一，通用部分 1，什麽叫电路？ 电流所经过的路径叫电路。电路的组成一般由电源，负载和连接部分（导线，开关，熔断器）等组成。 2，什麽叫电源？ 电源是一种将非电能转换成电能的装置。 3，什麽叫负载？ 负载是取用电能的装置，也就是用电设备。 连接部分是用来连接电源与负载，构成电流通路的中间环节，是用来输送，分配和控制电能的。 4，电流的基本概念是什麽？ 电荷有规则的定向流动，就形成电流，习惯上规定正电荷移动的方向为电流的实际方向。电流方向不变的电路称为直流电路。 单位时间内通过导体任一横截面的电量叫电流（强度），用符号I 表示。 电流（强度）的单位是安培（A），大电流单位常用千安（KA）表示，小电流单位常用毫安（mA）,微安(μA)表示。 1KA=1000A 1A=1000 mA 1 mA=1000μA
5，电压的基本性质？ 1）两点间的电压具有惟一确定的数值。 2）两点间的电压只与这两点的位置有关，与电荷移动的路径无关。 3）电压有正，负之分，它与标志的参考电压方向有关。 4）沿电路中任一闭合回路行走一圈，各段电压的和恒为零。 电压的单位是伏特（V），根据不同的需要，也用千伏（KV），毫伏（mV）和微伏（μV）为单位。 1KV=1000V 1V=1000 mV 1mV=1000μV 6，电阻的概念是什麽？ 导体对电流起阻碍作用的能力称为电阻，用符号R表示，当电压为1伏，电流为1安时，导体的电阻即为1欧姆（Ω），常用的单位千欧（KΩ），兆欧（MΩ）。 1MΩ=1000KΩ 1KΩ=1000Ω 7，什麽是部分电路的欧姆定律？ 流过电路的电流与电路两端的电压成正比，而与该电路的电阻成反比，这个关系叫做欧姆定律。用公式表示为：I=U/R 式中：I——电流（A）；U——电压（V）；R——电阻（Ω）。 部分电路的欧姆定律反映了部分电路中电压，电流和电阻的相互关系，它是分析和计算部分电路的主要依据。 8，什麽是全电路的欧姆定律？
如何进行低功耗设计 现在电子产品，特别是最近两年很火爆的穿戴产品，智能手表等都是锂电池供电，如果采用同样容量大小的锂电池进行测试不难发现电子产品低功耗做的好的，工作时间越长。因此，低功耗设计排在电子产品设计的重要地位。 最近做穿戴产品设计，面临的第一个问题就是低功耗设计。经过这两天的认真分析总结，将低功耗设计的方法总结，以飨网友。 首先，要明白一点就是功耗分为工作时功耗和待机时功耗，工作时功耗分为全部功能开启的功耗和部分功能开启的功耗。这在很大程度上影响着产品的功耗设计。 对于一个电子产品，总功耗为该产品正常工作时的电压与电流的乘积，这就是低功耗设计的需要注意事项之一。 为了降低产品的功耗，在电子产品开发时尽量采用低电压低功耗的产品。比如一个产品，曾经用5v单片机正常工作，后来又了3.3v的单片机或者工作电压更低的，那么就是在第一层次中进行了低功耗设计，这也就是我们常说的研发前期低功耗器件选择。这一般需要有广阔的芯片涉猎范围或者与供应商有良好的沟通。 其次是模块工作的选择控制，一般选择具有休眠功能的芯片。比如在设计一个系统中，如果某些外部模块在工作中是不经常使用的，我们可以使其进入休眠模式或者在硬件电路设计中采用数字开关来控制器工作与否，当需要使用模块时将其唤醒，这样我们可以在整个系统进入低功耗模式时，关闭一些不必要的器件，以起到省电的作用，延长了待机时间。一般常用方法：①具有休眠模式的功能芯片②MOS管做电子开关③具有使能端的LDO芯片。 再次，选择具有省电模式的主控芯片。现在的主控芯片一般都具有省电模式，通过以往的经验可以知道，当主控芯片在省电模式条件下，其工作电流往往是正常工作电流的几分之一，这样可以大大增强消费类产品电池的使用时间。同时，现在一些控制芯片具有双时钟的模式，通过软件的配置使芯片在不同的使用场合使用不同的外部始终从而降低其功耗。这与始终分频器具有异曲同工之妙，不同之处想必就是BOM的价格问题。现在火爆的APPLE WATCH 就是低功耗的一个例子：全功能运行3-4小时，持续运行18小时。 主控芯片或者相关模块唤醒的方式选择。通常进过以上的步骤设计好了硬件结构，在系统需要省电，在什么时候进入省电模式，这一般在软件设计中实现，但是最主要还是需要根据产品的功能特性来决定了。当系统进入了省电模式，而系统的唤醒也需要控制。一般系统的唤醒分为自动唤醒和外部唤醒。 A、自动唤醒是使用芯片内部的定时器来计时睡眠时间，当睡眠时间达到预定时间时，自动进行唤醒。这与我们使用的看门狗或者中断有比较相近之处，不同就是其工作与否的时序。 B、外部唤醒就是芯片一直处于一种休眠状态，当有一个外部事件(主要是通过接口)来对芯片进行一个触发，则芯片会唤醒，在事件处理之后消除该触发事件而在此进入休眠状态。因此，根据系统的特性，就需要进行软件设计时，来决定如何使用睡眠及唤醒，以降低系统的功耗。 最后说说功耗的测试，功耗测试分为模块功耗和整机功耗，模块功耗需要测试休眠时功耗和工作时功耗。整机功耗分为最大负荷工作时功耗和基本功能时功耗和休眠时功耗。在前期的测试中我用直接用UI来进行测量，关于如何进行高精度低功耗产品的测量，在下篇中进一步说明。
数字集成电路物理设计阶段的低功耗技术 张小花（200XXXXXXXX） 2011年六月 摘要:通过一个图像处理SoC的设计实例,着重讨论在物理设计阶段降低CMOS功耗的方法。该方法首先调整 PAD摆放位置、调整宏单元摆放位置、优化电源规划,得到一个低电压压降版图,间接降低CMOS功耗;接着,通过规划开关活动率文件与设置功耗优化指令,直接降低CMOS功耗。最终实验结果表明此方法使CMOS功耗降低了 10.92%。基于该设计流程的图像处理SoC已经通过ATE设备的测试,并且其功耗满足预期目标。 关键词: 集成电路; 物理设计; 电压降; 低功耗 Digital integrated circuit physical design phase of the low power technology luo jiang nan（2008102041） June, 2011 Abstract: through a image processing of SoC design examples, the paper discuss the physical design stage reduce power consumption method. CMOS This method firstly PAD put the position, adjusting adjustment macro unit put the position, optimizing power planning, get a low voltage pressure drop, reduce the power consumption of the CMOS indirect territory; Then, through the planning activities rate documents and set switch power optimization, reduce the power consumption of the CMOS setup instructions directly. Finally the experimental results show that the method that CMOS power consumption was reduced by 10.92%. Based on the design process of the image processing has been through the ATE the SoC test equipment, and its power consumption to meet expectations. Keywords: IC; physical design; voltage drop; low power consumption 1 引言 随着集成电路规模的扩大以及便携式和嵌入式应用需求的增长,低功耗数字集成电路设计技术日益受到重视,已成为集成电路设计的研究热点.通常低功耗设计技术包括三个方面:设计中的低功耗技术、封装的低功耗技术和运行管理的低功耗技术.其中设计中的低功耗技术包括前端设计阶段的 体系结构级低功耗技术、RTL级低功耗技术、门级低功耗技术和物理设计阶段的低功耗 技术.
TMR 超低功耗全极磁开关 概述 是一款集成了隧道磁阻（TMR ）传感器和CMOS 技术，为高灵敏度、高速、低功耗、高精度应用而开发的全极磁开关。采用高精度推挽式半桥TMR 磁传感器和CMOS 集成电路，包括TMR 电压发生器、比较器、施密特触发器和CMOS 输出电路，能将变化的磁场信号转化为数字电压信号输出。通过内部电压稳压器来提供温度补偿电源，并允许宽的工作电压范围。以低电压工作、1微安级的供电电流、高响应频率、宽的工作温度范围、优越的抗外磁干扰特性成为众多低功耗、高性能应用的理想选择。采用两种封装形式：SOT23-3和TO-92S 。 功能框图 产品特性 ? 隧道磁电阻 (TMR) 技术 ? 1.5微安超低功耗 ? 高频率响应可达1kHz ? 全极磁开关 ? 高灵敏度，低开关点 ? 宽工作电压范围 ? 卓越的温度稳定性 ? 优越的抗外磁场性能 典型应用 ? 流量计，包括水表、气表和热量表 ? 接近开关 ? 速度检测 ? 线性及旋转位置检测 磁开关MRS201MRS201MRS201MRS201MRS201MRS201
管脚定义 TO-92S SOT23-3 极限参数 性能参数(V CC = 3.0V, T A = 25°C) 注：在以上测试中，电源和地之间需连接一个0.1μF的电容。
磁特性(V CC = 3.0V, T A = 25°C) 电压和温度特性 输出和磁场关系 注：上电时，在工作磁场为零时，输出信号为高电平。 磁场感应方向磁场强度
MRS201应用指南 封装尺寸 SOT23-3封装图： 平行于TMR 传感器敏感方向的磁场超过工作点门限︱B OPS ︱(︱B OPN ︱)时，输出低电平。当平行于TMR 传感器敏感方向的磁场低于释放点︱B RPS ︱(︱B RPN ︱)时，输出高电平。磁场工作点和释放点的差值就是传感器的回差B H 。 为了降低外部噪音，推荐在传感器电源和地之间增加一个滤波电容（靠近传感器）。如应用电路图所示，典型值为0.1μF 。 MRS201
硬件电子电路基础
第一章半导体器件 §1-1 半导体基础知识 一、什么是半导体 半导体就是导电能力介于导体和绝缘体之间的物质。（导电能力即电导率）（如：硅Si 锗Ge等＋4价元素以及化合物）
二、半导体的导电特性 本征半导体――纯净、晶体结构完整的半导体称为本征半导体。 硅和锗的共价键结构。（略） 1、半导体的导电率会在外界因素作用下发生变化 ?掺杂──管子 ?温度──热敏元件 ?光照──光敏元件等 2、半导体中的两种载流子──自由电子和空穴 ?自由电子──受束缚的电子（－） ?空穴──电子跳走以后留下的坑（＋） 三、杂质半导体──N型、P型 （前讲）掺杂可以显著地改变半导体的导电特性，从而制造出杂质半导体。 ?N型半导体（自由电子多） 掺杂为＋5价元素。如：磷；砷P──＋5价使自由电子大大增加原理：Si──＋4价P与Si形成共价键后多余了一个电子。 载流子组成： o本征激发的空穴和自由电子──数量少。 o掺杂后由P提供的自由电子──数量多。 o空穴──少子 o自由电子──多子 ?P型半导体（空穴多） 掺杂为＋3价元素。如：硼；铝使空穴大大增加 原理：Si──＋4价B与Si形成共价键后多余了一个空穴。 B──＋3价 载流子组成：
o本征激发的空穴和自由电子──数量少。 o掺杂后由B提供的空穴──数量多。 o空穴──多子 o自由电子──少子 结论：N型半导体中的多数载流子为自由电子； P型半导体中的多数载流子为空穴。 §1-2 PN结 一、PN结的基本原理 1、什么是PN结 将一块P型半导体和一块N型半导体紧密第结合在一起时，交界面两侧的那部分区域。 2、PN结的结构 分界面上的情况： P区：空穴多 N区：自由电子多 扩散运动： 多的往少的那去，并被复合掉。留下了正、负离子。 （正、负离子不能移动） 留下了一个正、负离子区──耗尽区。 由正、负离子区形成了一个内建电场（即势垒高度）。 方向：N--> P 大小：与材料和温度有关。（很小，约零点几伏）
《大规模集成电路应用》论文姓名:谭宇 学号: 20104665 学院: 计算机与信息工程学院 专业班级: 自动化3班
大规模集成电路的体会 摘要：信息飞速发展时代，半导体、晶体管等已广泛应用，大规模集成电路也 成为必要性的技术，集成电路诞生以来，经历了小规模（SSI）、中规模（MSI）、大规模（LSI）的发展过程，目前已进入超大规模（VLSI）和甚大规模集成电路（ULSI）阶段，进入片上系统（SOC)的时代。 关键字：大规模集成；必要性；体会； 1 大规模集成的重要性 集成电路产业是衡量一个国家综合实力的重要重要指标。而这个庞大的产业主要由集成电路的设计、芯片、封装和测试构成。在这个集成电路生产的整个过程中，集成电路测试是惟一一个贯穿集成电路生产和应用全过程的产业。如：集成电路设计原型的验证测试、晶圆片测试、封装成品测试，只有通过了全部测试合格的集成电路才可能作为合格产品出厂，测试是保证产品质量的重要环节。 集成电路测试是伴随着集成电路的发展而发展的，它为集成电路的进步做出了巨大贡献。我国的集成电路自动测试系统起步较晚，虽有一定的发展，但与国外的同类产品相比技术水平上还有很大的差距，特别是在一些关键技术上难以实现突破。国内使用的高端大型自动测试系统，几乎是被国外产品垄断。市场上各种型号国产集成电路测试，中小规模占到80%。大规模集成电路测试系统由于稳定性、实用性、价格等因素导致没有实用化。大规模/超大规模集成电路测试系统主要依靠进口满足国内的科研、生产与应用测试，我国急需自主创新的大规模集成电路测试技术，因此，本文对集成电路测试技术进行了总结和分析。 2 集成电路测试的必要性 随着集成电路应用领域扩大，大量用于各种整机系统中。在系统中集成电路往往作为关键器件使用，其质量和性能的好坏直接影响到了系统稳定性和可靠性。 如何检测故障剔除次品是芯片生产厂商不得不面对的一个问题，良好的测试流程，可以使不良品在投放市场之前就已经被淘汰，这对于提高产品质量，建立生产销售的良性循环，树立企业的良好形象都是至关重要的。次品的损失成本可以在合格产品的售价里得到相应的补偿，所以应寻求的是质量和经济的相互制衡，以最小的成本满足用户的需要。 作为一种电子产品，所有的芯片不可避免的出现各类故障，可能包括：1.固定型故障；2.跳变故障；3.时延故障；4.开路短路故障；5桥接故障，等等。测试的作用是检验芯片是否存在问题，测试工程师进行失效分析，提出修改建议，从工程角度来讲，测试包括了验证测试和生产测试两个主要的阶段。 一款新的集成电路芯片被设计并生产出来，首先必须接受验证测试。在这一阶段，将会进行功能测试、以及全面的交流（AC）参数和直流(DC)参数的测试等，也可能会探测芯片的内部结构。通常会得出一个完整的验证测试信息，如芯片的工艺特征描述、电气特征（DC参数、AC参数、电容、漏电、温度等测试条件）、时序关系图等等。通过验证测试中的参数测试、功能性测试、结构性测试，可以诊断和修改系统设计、逻辑设计和物理设计中的设计错误，为最终规范(产品手册)测量出芯片的各种电气参数，并开发出测试流程。 当芯片的设计方案通过了验证测试，进入生产阶段之后，将利用前一阶段设
Software Power Measurement Dushyanth Narayanan dnarayan@https://www.doczj.com/doc/fe8933837.html, April26,2005 Technical Report MSR-TR-2005-51 Microsoft Research Microsoft Corporation One Microsoft Way Redmond,WA98052 https://www.doczj.com/doc/fe8933837.html,
Abstract E?ective system-level power management requires cheap,accurate and?ne-grained power measurement and accounting.Unfortunately current portable hardware does not provide this capability.We advocate software power measure-ment:estimation of power consumption by modelling it as a function of device state.The approach requires no additional hardware,and allows?ne-grained, per-device and per-application power measurement.We describe a design and implementation of software power measurement,and a feasibility study showing signi?cantly better accuracy than power pro?ling based on time averaging.We conclude with design recommendations for OS designers and portable hardware vendors to improve the ease and accuracy of power measurement. 1Introduction Energy is a critical resource for many computing systems.While battery life is especially relevant to portable and hand-held computers,peak power consump-tion a?ects fan noise on desktops and cooling costs for server farms.There is an increasingly recognised need to manage and account energy as a?rst-class resource within the operating system[13]. Energy management requires accurate measurement and accounting.Adap-tive tuning of device parameters such as disk spin-down timeouts[3]requires accurate estimates of per-device power consumption.Per-device measurements at?ne time granularity—when combined with existing OS accounting of de-vices such as CPU,disk,and network—also enable per-application accounting of energy consumption.This is of great value both for end-users(“Outlook is responsible for80%of your battery drain,maybe you should kill it”)and for application-level adaptation[5]. Unfortunately,current approaches to energy measurement have several draw-backs,especially when applied to laptop and hand-held computers.Accurate measurement with?ne time granularity requires external hardware such as sam-pling digital multimeters,making the approach unwieldy and hard to deploy in the?eld.Unmodi?ed laptop hardware typically o?ers nothing more than Smart-Battery measurements,which are only accurate at coarse time granularities and measure the power consumption of the entire system but not of individual de-vices. We propose a novel technique known as software power measurement(SPM), which correlates infrequent,coarse-grained measurements of power with?ne-grained observations of device state and activity.The result of the correlation is a predictor that estimates the energy consumption over arbitrarily short time interval from from the observed device state and activity. The remainder of this paper is organised as follows.Section2describes current approaches to the problem and their drawbacks.Section3describes the design and prototype implementation of software power measurement on Windows XP.Section4presents a quantitative evaluation of the prototype, 1
集成电路的功耗优化和低功耗设计技术 摘要：现阶段各行业的发展离不开对能源的消耗，随着目前节能技术要求的不 断提升，降低功耗成为行业发展的重要工作之一。本文围绕集成电路的功耗优化 以及低功耗设计技术展开分析，针对现阶段常见的低功耗设计方式以及技术进行 探究，为集成电路功耗优化提供理论指导。 关键词：集成电路；功耗优化；低功耗 目前现代节能技术要求不断提升，针对设备的功耗控制成为当前发展的主要问题之一。 针对数字系统的功耗而言，决定了系统的使用性能能否得到提升。一般情况下，数字电路设 计方面，功耗的降低一直都是优先考虑的问题，并且通过对整个结构进行分段处理，同时进 行优化，最后总结出较为科学的设计方案，采用多种方式降低功耗，能够很大程度上提升设 备的使用性能。下面围绕数字电路的功耗优化以及低功耗设计展开分析。 一、设计与优化技术 集成电路的功耗优化和低功耗设计是相对系统的内容，一定要在设计的每个环节当中使 用科学且合理的技术手段，权衡并且综合考虑多方面的设计策略，才能够有效降低功耗并且 确保集成电路系统性能。因为集成电路系统的规模相对较大且具有一定的特殊性，想要完全 依靠人工或者手动的方式来达到这些目的并不现实且缺少可行性，一定要开发与之对应的电 路综合技术。 1 工艺级功耗优化 将工艺级功耗应用到设计当中，通常情况下采取以下两种方式进行功耗的降低： 首先，根据比例调整技术。进行低功耗设计过程中，为了能够实现功耗的有效降低会利 用工艺技术进行改善。在设计过程中，使用较为先进的工艺技术，能够让设备的电压消耗有 效缩减。现阶段电子技术水平不断提升，系统的集成度也随之提高，目前采用的零件的规格 也逐渐缩小，零件的电容也实现了良好的控制，进而能够很大程度上降低功耗。借助比例技术，除了能够将可见晶体管的比例进行调整，而且也能够缩小互连线的比例[1]。目前在晶体 管的比例缩小方面，能够依靠缩小零件的部分重要参数，进而在保持性能不被影响的情况下，通过较小的沟道长度，确保其他的参数不受影响的栅压缩方式，进而将零件的体积进行缩减，同时也缩短了延长的用时，使功耗能够有效降低。针对互连线缩小的方式主要将互连线的整 个结构进行调整，工作人员在进行尺寸缩减的过程中，会面临多方面的难题，比如系统噪音 无法控制，或者降低了电路使用的可靠性等等。 其次，采用封装技术进行降低。采用封装技术，能够让芯片与外部环境进行有效的隔离，进而避免了外部环境给电气设备造成一定的破坏与影响，在封装阶段，芯片的功耗会受到较 大的影响，因此需要使用更加有效的封装手段，才能够提升芯片的散热性，进而有效降低功 耗[2]。在多芯片的情况下，因为芯片与其他芯片之间的接口位置会产生大量的功耗，因此针 对多芯片采取封装技术，首先降低I/0接口的所有功能，接着解决电路延迟的问题，才能够 实现对集成电路的优化。 2 电路功耗优化 一般情况下，对电路级的功耗会选择动态的逻辑设计。在集成电路当中，往往会包含多 种电路逻辑结构，比如动态、静态等等，逻辑结构从本质上而言具有一定的差异性，这种差 异性也使得逻辑结构有着不同作用的功能。动态逻辑结构有着较为典型的特性[3]。静态的逻 辑结构当中所有的输入都会对接单独的MOS，因此逻辑结构功耗更大，动态的逻辑结构当中 电路通常具备N、M两个沟道，动态电路会利用时钟信号采取有效的控制，进而能够实现预
硬件电路设计基础知识 Document serial number【LGGKGB-LGG98YT-LGGT8CB-LGUT-
硬件电子电路基础
第一章半导体器件 §1-1 半导体基础知识一、什么是半导体
半导体就是导电能力介于导体和绝缘体之间的物质。（导电能力即电导率）（如：硅Si 锗Ge等＋4价元素以及化合物） 二、半导体的导电特性 本征半导体――纯净、晶体结构完整的半导体称为本征半导体。 硅和锗的共价键结构。（略） 1、半导体的导电率会在外界因素作用下发生变化 掺杂──管子 温度──热敏元件 光照──光敏元件等 2、半导体中的两种载流子──自由电子和空穴 自由电子──受束缚的电子（－） 空穴──电子跳走以后留下的坑（＋） 三、杂质半导体──N型、P型 （前讲）掺杂可以显着地改变半导体的导电特性，从而制造出杂质半导体。 N型半导体（自由电子多） 掺杂为＋5价元素。如：磷；砷 P──＋5价使自由电子大大增加 原理： Si──＋4价 P与Si形成共价键后多余了一个电子。 载流子组成：
o本征激发的空穴和自由电子──数量少。 o掺杂后由P提供的自由电子──数量多。 o空穴──少子 o自由电子──多子 P型半导体（空穴多） 掺杂为＋3价元素。如：硼；铝使空穴大大增加 原理： Si──＋4价 B与Si形成共价键后多余了一个空穴。 B──＋3价 载流子组成： o本征激发的空穴和自由电子──数量少。 o掺杂后由B提供的空穴──数量多。 o空穴──多子 o自由电子──少子 结论：N型半导体中的多数载流子为自由电子； P型半导体中的多数载流子为空穴。 §1-2 PN结 一、PN结的基本原理 1、什么是PN结 将一块P型半导体和一块N型半导体紧密第结合在一起时，交界面两侧的那部分区域。
嵌入式系统中的低功耗设计 2008-12-31 18:19:55 作者：电子之都来源：电子之都浏览次数：59 网友评论 0 条 经过近几年的快速发展，嵌入式系统（Embedded system）已经成为电子信息产业中最具增长力的一个分支。随着手机、PDA、GPS、机顶盒等新兴产品的大量应用，嵌入式系统的市场正在以每年30%的速度递增（IDC预测），嵌入式系统的设计也成为软硬件工程师越来越关心的话题。 在嵌入式系统的设计中，低功耗设计（Low-Power Design）是许多设计人员必须面对的问题，其原因在于嵌入式系统被广泛应用于便携式和移动性较强的产品中去，而这些产品不是一直都有充足的电源供应，往往是靠电池来供电，所以设计人员从每一个细节来考虑降低功率消耗，从而尽可能地延长电池使用时间。事实上，从全局来考虑低功耗设计已经成为了一个越来越迫切的问题。 那么,我们应该从哪些方面来考虑低功耗设计呢？笔者认为应从以下几方面综合考虑： 1.处理器的选择 2.接口驱动电路设计 3.动态电源管理 4.电源供给电路的选择 下面我们分别进行讨论： 一、处理器的选择 我们对一个嵌入式系统的选型往往是从其CPU和操作系统（OS）开始的，一旦这两者选定，整个大的系统框架便选定了。我们在选择一个CPU的时候，一般更注意其性能的优劣（比如时钟频率等）及所提供的接口和功能的多少，往往忽视其功耗特性。但是因为CPU 是嵌入式系统功率消耗的主要来源---对于手持设备来讲，它几乎占据了除显示屏以外的整
个系统功耗的一半以上（视系统具体情况而定），所以选择合适的CPU对于最后的系统功耗大小有举足轻重的影响。 一般的情况下，我们是在CPU的性能（Performance）和功耗（Power Consumption）方面进行比较和选择。通常可以采用每执行1M次指令所消耗的能量来进行衡量，即Watt/M IPS。但是，这仅仅是一个参考指标，实际上各个CPU的体系结构相差很大，衡量性能的方式也不尽相同，所以，我们还应该进一步分析一些细节。 我们把CPU的功率消耗分为两大部分：内核消耗功率PCORE和外部接口控制器消耗功率PI/O，总的功率等于两者之和，即P=PCORE+PI/O。对于PCORE，关键在于其供电电压和时钟频率的高低；对于PI/O来讲，除了留意各个专门I/O控制器的功耗外，还必须关注地址和数据总线宽度。下面对两者分别进行讨论： 1、CPU供电电压和时钟频率 我们知道，在数字集成电路设计中，CMOS电路的静态功耗很低，与其动态功耗相比基本可以忽略不计，故暂不考虑。其动态功耗计算公式为： Pd=CTV2f 式中，Pd---CMOS芯片的动态功耗 CT----CMOS芯片的负载电容 V----CMOS芯片的工作电压 f-----CMOS芯片的工作频率 由上式可知，CMOS电路中的功率消耗是与电路的开关频率呈线性关系，与供电电压呈二次平方关系。对于一颗CPU来讲，Vcore电压越高，时钟频率越快，则功率消耗越大。所以，在能够满足功能正常的前提下，尽可能选择低电压工作的CPU能够在总体功耗方面得到
超低功耗电路的设计原则及设计分析 以手机为代表的电池供电电路的兴起,为便携式仪表开创了一个新的纪元。超低功耗电路系统(包括超低功耗的电源、单片机、放大器、液晶显示屏等)已经对电路设计人员形成了极大的诱惑。毫无疑问,超低功耗电路设计已经对低功耗电路提出了挑战,并将扩展成为电子电路中的一个重要应用领域。 虽然超低功耗设计仍然是在CMOS集成电路(IC)基础上发展起来的,但是因为用户众多,数千种专用或通用超低功耗IC不断涌现,使设计人员不再在传统的CMOS型IC上下功夫,转而选择新型超低功耗IC,致使近年来产生了多种超低功耗仪表。电池供电的水表、暖气表和煤气表近几年能够发展起来就是一个证明。目前,电池供电的单片机则是超低功耗IC的代表。 本文将对超低功耗电路设计原则进行分析,并就怎样设计成超低功耗的产品作一些论述,从而证明了这种电路在电路结构和性价比等方面对传统电路极具竞争力。 1 CMOS集成电路的功耗分析 无论是低功耗还是超低功耗IC,主要还是建立在CMOS电路基础上的。虽然超低功耗IC 对单元电路进行了新形式的设计,但作为功耗分析,仍然离不开CMOS电路基本原理。以74系列为代表的TTL集成电路,每门的平均功耗约为10mW;低功耗的TTL集成电路,每门平均功耗只有1mW。74系列高速CMOS电路,每门平均功耗约为10μW;而超低功耗CMOS 通用小规模IC,整片的静态平均功耗却可低于10μW。传统的单片机,休眠电流常在50μA～2mA范围内;而超低功耗的单片机休眠电流可达到1μA以下。 CMOS电路的动态功耗不仅取决于负载,而且就电路内部而言,功耗与电源电压、集成度、输出电平以及工作频率都有密切联系。因此设计超低功耗电路时不得不对全部元件的内外性质做仔细分析。 CHMOS或CMOS电路的功耗特性一般可以表示为: P=PD+PA
电子电路设计的基础知识 一、电子电路的设计基本步骤： 1、明确设计任务要求： 充分了解设计任务的具体要求如性能指标、内容及要求，明确设计任务。 2、方案选择： 根据掌握的知识和资料，针对设计提出的任务、要求和条件，设计合理、可靠、经济、可行的设计框架，对其优缺点进行分析，做到心中有数。 3、根据设计框架进行电路单元设计、参数计算和器件选择： 具体设计时可以模仿成熟的电路进行改进和创新，注意信号之间的关系和限制；接着根据电路工作原理和分析方法，进行参数的估计与计算；器件选择时，元器件的工作、电压、频率和功耗等参数应满足电路指标要求，元器件的极限参数必须留有足够的裕量，一般应大于额定值的1.5倍，电阻和电容的参数应选择计算值附近的标称值。 4、电路原理图的绘制： 电路原理图是组装、焊接、调试和检修的依据，绘制电路图时布局必须合理、排列均匀、清晰、便于看图、有利于读图；信号的流向一般从输入端或信号源画起，由左至右或由上至下按信号的流向依次画出务单元电路，反馈通路的信号流向则与此相反；图形符号和标准，并加适当的标注；连线应为直线，并且交叉和折弯应最少，互相连通的交叉处用圆点表示，地线用接地符号表示。 二、电子电路的组装 电路组装通常采用通用印刷电路板焊接和实验箱上插接两种方式，不管哪种方式，都要注意： 1．集成电路：
认清方向，找准第一脚，不要倒插，所有IC的插入方向一般应保持一致，管脚不能弯曲折断； 2．元器件的装插： 去除元件管脚上的氧化层，根据电路图确定器件的位置，并按信号的流向依次将元器件顺序连接； 3．导线的选用与连接： 导线直径应与过孔（或插孔）相当，过大过细均不好；为检查电路方便，要根据不同用途，选择不同颜色的导线，一般习惯是正电源用红线，负电源用蓝线，地线用黑线，信号线用其它颜色的线；连接用的导线要求紧贴板上，焊接或接触良好，连接线不允许跨越IC或其他器件，尽量做到横平竖直，便于查线和更换器件，但高频电路部分的连线应尽量短；电路之间要有公共地。 4．在电路的输入、输出端和其测试端应预留测试空间和接线柱，以方便测量调试； 5．布局合理和组装正确的电路，不仅电路整齐美观，而且能提高电路工作的可靠性，便于检查和排队故障。 三、电子电路调试 实验和调试常用的仪器有：万用表、稳压电源、示波器、信号发生器等。调试的主要步骤。 1．调试前不加电源的检查 对照电路图和实际线路检查连线是否正确，包括错接、少接、多接等；用万用表电阻档检查焊接和接插是否良好；元器件引脚之间有无短路，连接处有无接触不良，二极管、三极管、集成电路和电解电容的极性是否正确；电源供电包括极性、信号源连线是否正确；电源端对地是否存在短路（用万用表测量电阻）。 若电路经过上述检查，确认无误后，可转入静态检测与调试。 2．静态检测与调试 断开信号源，把经过准确测量的电源接入电路，用万用表电压档监测电源电压，观察有无异常现象：如冒烟、异常气味、手摸元器件发烫，电源短路等，如发现异常情况，立即切断电源，排除故障； 如无异常情况，分别测量各关键点直流电压，如静态工作点、数字电路各输入端和输出端的高、低电平值及逻辑关系、放大电路输入、输出端直流电压等是否在
中南大学大规模集成电路考试及答案合集
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---○---○ --- 学 院 专业班级 学 号 姓 名 ………… 评卷密封线 ……………… 密封线内不要答题，密封线外不准填写考生信息，违者考试成绩按0分处理 ……………… 评卷密封 中南大学考试试卷 时间110分钟 题 号 一 二 三 合 计 得 分 评卷人 2013 ~2014 学年一学期大规模集成电路设计课程试题 32 学时，开卷，总分100分，占总评成绩70 % 一、填空题(本题40分，每个空格1分) 1. 所谓集成电路，是指采用 ，把一个电路中 所需的二极管、 、电阻、电容和电感等元件连同它们之间的电气连线在一块或几块很小的 或介质基片上一同制作出来，形成完整电路，然后 在一个管壳内，成为具有特定电路功能的微型结构。 2. 请写出以下与集成电路相关的专业术语缩写的英文全称： ASIC ： ASSP ： LSI ： 3. 同时减小 、 与 ，可在保持漏源间电流不变的前提下减小器件面积，提高电路集成度。因此，缩短MOSFET 尺寸是VLSI 发展的趋势。 4. 大规模集成电路的设计流程包括：需求分析、 设计、体系结构设计、功能设计、 设计、可测性设计、 设计等。 5. 需求规格详细描述系统顾客或用户所关心的内容，包括 及必须满足的 。系统规格定义系统边界及系统与环境相互作用的信息，在这个规格中，系统以 的方式体现出来。 6. 根据硬件化的目的（高性能化、小型化、低功耗化、降低成本、知识产权保护等）、系统规模/性能、 、 、 等确定实现方法。 7. 体系结构设计的三要素为： 、 、 。 8. 高位综合是指从 描述自动生成 描述的过程。与人工设计相比，高位综合不仅可以尽可能地缩短 ，而且可以生成在面积、性能、功耗等方面表现出色的电路。 9. 逻辑综合就是将 变换为 ，根据 或 进行最优化，并进行特定工艺单元库 的过程。 10. 逻辑综合在推断RTL 部品时，将值的变化通过时钟触发的信号推断为 ， 得 分 评卷人
随着半导体工艺的飞速发展和芯片工作频率的提高，芯片的功耗迅速增加，而功耗增加又将导致芯片发热量的增大和可靠性的下降。因此，功耗已经成为深亚微米集成电路设计中的一个非常重要的考虑因素。为了使产品更具有竞争力，工业界对芯片设计的要求已从单纯的追求高性能、小面积，转换为对性能、面积、功耗的综合要求。微处理器作为数字系统的核心部件，其低功耗设计对降低整个系统的功耗具有非常重要的意义。 本文首先介绍了微处理器的功耗来源，重点介绍了常用的低功耗设计技术，并对今后低功耗微处理器设计的研究方向进行了展望。 1 微处理器的功耗来源 研究微处理器的低功耗设计技术，首先必须了解其功耗来源。高层次仿真得出的结论如图1所示。 从图1中可以看出，时钟单元(Clock)功耗最高，因为时钟单元有时钟发生器、时钟驱动、时钟树和钟控单元的时钟负载;数据通路(Datapath)是仅次于时钟单元的部分，其功耗主要来自运算单元、总线和寄存器堆。除了上述两部分，还有存储单元(Mem ory)，控制部分和输入/输出 (Control，I/O)。存储单元的功耗与容量相关。 如图2所示，C MOS电路功耗主要由3部分组成：电路电容充放电引起的动态功耗，结反偏时漏电流引起的功耗和短路电流引起的功耗。其中，动态功耗是最主要的，占了总功耗的90%以上，表达式如下： 式中：f为时钟频率，C1为节点电容，α为节点的翻转概率，Vdd为工作电压。
2 常用的低功耗设计技术 低功耗设计足一个复杂的综合性课题。就流程而言，包括功耗建模、评估以及优化等;就设计抽象层次而言，包括自系统级至版图级的所有抽象层次。同时，功耗优化与系统速度和面积等指标的优化密切相关，需要折中考虑。下面讨论常用的低功耗设计技术。 2.1 动态电压调节 由式(1)可知，动态功耗与工作电压的平方成正比，功耗将随着工作电压的降低以二次方的速度降低，因此降低工作电压是降低功耗的有力措施。但是，仅仅降低工作电压会导致传播延迟加大，执行时间变长。然而，系统负载是随时间变化的，因此并不需要微处理器所有时刻都保持高性能。动态电压调节DVS (Dynarnic Voltage Scaling)技术降低功耗的主要思路是根据芯片工作状态改变功耗管理模式，从而在保证性能的基础上降低功耗。在不同模式下，工作电压可以进行调整。为了精确地控制DVS，需要采用电压调度模块来实时改变工作电压，电压调度模块通过分析当前和过去状态下系统工作情况的不同来预测电路的工作负荷。 2.2 门控时钟和可变频率时钟 如图1所示，在微处理器中，很大一部分功耗来自时钟。时钟是惟一在所有时间都充放电的信号，而且很多情况下引起不必要的门的翻转，因此降低时钟的开关活动性将对降低整个系统的功耗产牛很大的影响。门控时钟包括门控逻辑模块时钟和门控寄存器时钟。门控逻辑模块时钟对时钟网络进行划分，如果在当前的时钟周期内，系统没有用到某些逻辑模块，则暂时切断这些模块的时钟信号，从而明显地降低开关功耗。图3为采用“与”门实现的时钟控制电路。门控寄存器时钟的原理是当寄存器保持数据时，关闭寄存器时钟，以降低功耗。然而，门控时钟易引起毛刺，必须对信号的时序加以严格限制，并对其进行仔细的时序验证。 另一种常用的时钟技术就是可变频率时钟。根据系统性能要求，配置适当的时钟频率，避免不必要的功耗。门控时钟实际上是可变频率时钟的一种极限情况(即只有零和最高频率两种值)，因此，可变频率时钟比门控时钟技术更加有效，但需要系统内嵌时钟产生模块PLL，增加了设计复杂度。去年Intel公司推出的采用先进动态功耗控制技术的Montecito处理器，就利用了变频时钟系统。该芯片内嵌一个高精度数字电流表，利用封装上的微小电压降计算总电流;通过内嵌的一个32位微处理器来调整主频，达到64级动态功耗调整的目的，大大降低了功耗。