X ilinx FPGA的PROM配置
作者:枪手2007年8月16号
1．建立工程，假如VHDL，UCF文件，综合，执行。
2．生成PROM文件。
在图中选择Prepare a PROM file，然后点next.
3，
在上图中做图所显示的选择，点NEXT
4
在上图中选择所用开发板上的PROM，SP3E用XCF04S，点ADD，添加到列表中。然后点next,出现file generation summary！
5．
确定是不是和所选择的一致，点finish。
6．
出现上面对话框的时候，点OK。7．
在上面图中，选择bit文件。
8．
在出现上面对话框的时候，点NO。
9．然后，出现下面对话框，点OK。
10．在左边的impact modes中，点Generate file
11．生成PROM FILE文件成功。
12．在左边flows下，选择boundary scan。
13．点boundary scan后，出现下面界面。
14．点鼠标右键，选择initialize chain
15．出现下面下面界面。对于XC3S500E，点cancel。
16．对XCF04S，选择刚才生成的led_flow.mcs文件.
17,对第三个,点cancel.
18.上面选择后,出现下面界面,在XCF04S,点右键,出现一个菜单,选择Program.
19,点PROGRAM后,出现如下界面,按图中选择各项.
20,点OK后,开始配置,
21.成功界面如下,然后,拨掉JTAG,关掉电源,过一会再上电.
ＸｉｌｉｎｘＦＰＧＡ引脚功能详细介绍 注：技术交流用，希望对大家有所帮助。 IO_LXXY_# 用户IO引脚 XX代表某个Bank内唯一的一对引脚，Y=[P|N]代表对上升沿还是下降沿敏感，#代表bank号 2.IO_LXXY_ZZZ_# 多功能引脚 ZZZ代表在用户IO的基本上添加一个或多个以下功能。 Dn：I/O（在readback期间），在selectMAP或者BPI模式下，D[15:0]配置为数据口。在从SelectMAP读反馈期间，如果RDWR_B=1，则这些引脚变成输出口。配置完成后，这些引脚又作为普通用户引脚。 D0_DIN_MISO_MISO1：I，在并口模式（SelectMAP/BPI）下，D0是数据的最低位，在Bit-serial模式下，DIN是信号数据的输入；在SPI模式下，MISO是主输入或者从输出；在SPI*2或者SPI*4模式下，MISO1是SPI总线的第二位。 D1_MISO2，D2_MISO3：I，在并口模式下，D1和D2是数据总线的低位；在SPI*4模式下，MISO2和MISO3是SPI总线的MSBs。 An：O，A[25:0]为BPI模式的地址位。配置完成后，变为用户I/O口。 AW AKE：O，电源保存挂起模式的状态输出引脚。SUSPEND是一个专用引脚，AWAKE 是一个多功能引脚。除非SUSPEND模式被使能，AWAKE被用作用户I/O。 MOSI_CSI_B_MISO0：I/O，在SPI模式下，主输出或者从输入；在SelectMAP模式下，CSI_B是一个低电平有效的片选信号；在SPI*2或者SPI*4的模式下，MISO0是SPI总线的第一位数据。 FCS_B：O，BPI flash 的片选信号。 FOE_B：O，BPI flash的输出使能信号 FWE_B：O，BPI flash 的写使用信号 LDC：O，BPI模式配置期间为低电平 HDC：O，BPI模式配置期间为高电平 CSO_B：O，在并口模式下，工具链片选信号。在SPI模式下，为SPI flsah片选信号。 IRDY1/2,TRDY1/2：O，在PCI设计中，以LogiCORE IP方式使用。 DOUT_BUSY：O，在SelectMAP模式下，BUSY表示设备状态；在位串口模式下，DOUT 提供配置数据流。 RDWR_B_VREF：I，在SelectMAP模式下，这是一个低电平有效的写使能信号；配置完成后，如果需要，ＲＤＷＲ＿Ｂ可以在BANK2中做为Vref。 HSW APEN：I，在配置之后和配置过程中，低电平使用上拉。 INIT_B：双向，开漏，低电平表示配置内存已经被清理；保持低电平，配置被延迟；在配置过程中，低电平表示配置数据错误已经发生；配置完成后，可以用来指示POST_CRC 状态。 SCPn：I，挂起控制引脚SCP[7:0]，用于挂起多引脚唤醒特性。 CMPMOSI，CMPMISO，CMPCLK：N/A，保留。 M0，M1：I，配置模式选择。M0=并口（0）或者串口（1），M1=主机（0）或者从机（1）。 CCLK：I/O，配置时钟，主模式下输出，从模式下输入。 USERCCLK：I，主模式下，可行用户配置时钟。 GCLK：I，这些引脚连接到全局时钟缓存器，在不需要时钟的时候，这些引脚可以作为常规用户引脚。 VREF_#：N/A，这些是输入临界电压引脚。当外部的临界电压不必要时，他可以作为
Xilinx spartan3e FPGA掉电配置及应用程序引导 Xilinx公司的spartan3e开发板上面有丰富的外围器件，就存储器来说有一个16M并行flash，一个4Mbits串行flash，还又一个64M的DDR，在嵌入式开发中，一般我们可能会在FPGA中嵌入cpu软核，让C语言程序在里面运行。这就涉及到FPGA配置文件的引导，如果C语言程序太大，需要在DDR里面运行的话也涉及到应用程序的引导的问题。我刚接触到xinlinx的spartan3e开发板时，只会将FPGA配置文件（.bit）直接通过JTAG口下载到芯片里。后来编写的程序大了，如果将程序直接放到内部的RAM里面就装不下了，这时就只有将程序放到DDR里面运行，如果仅仅是调试应用程序不需要重启开发板后程序也可以运行，那么可以直接用EDK里面的XDM工具通过dow命令直接下载到DDR里面，然后就可以执行了。但是但我们的应用程序和硬件配置调试通过，达到了我们的要求以后我们就想到可不可以将让程序在板子上电时就可以自动运行呢。因为FPGA是掉电要丢失的，重新上电就必须重新配置。我们通过查找相关资料，找到了解决烧写问题的解决办法。首先是配置文件的烧写。spartan3e提供了3个掉电不丢失的外部存储器，就是上面提到的并行flash，串行flash和Flash PROM。配置文件都可以烧写到其中任何一个储存器里面。但是，在我看来，一般的配置问件都是烧写到Flash PROM里面。烧写方法有很多，可以用Xilinx公司的专门的烧写.mcs文件的工程烧写，也可以用iMPACT烧写。一般用iMPACT工具烧写，烧写过程如下： 打开iMPACT，弹出新建工程时选择Cancle，然后双击窗口左边的
DC综合全过程及使用的命令 DC的初始化文件.synopsys.dc.setup，该文件是隐藏文件，需要用ls –a显示 读取文件 DC支持多种硬件描述格式，.db .v .vhd等 对于dcsh工作模式来说，读取不同的文件格式需要不同的参数 Read -format Verilog[db\vhdl ect] file //dcsh工作模式 对于tcl工作模式来说，读取不同文件格式使用不同的命令。
Read_db file.db //tcl工作模式读取db格式 Read_verilog file.v //tcl工作模式读取verilog格式 Read_vhdl file.v //tcl工作模式读取vhdl格式 读取源程序的另外一种方式是配合使用analyzer命令和elaborate命令； Analyzer是分析HDL的源程序并将分析产生的中间文件存于work（用户可以自己指定）的目录下 Elaborate则在产生的中间文件中生成verilog的模块或者VHDL的实体 缺省情况下，elaborate读取的是work目录中的文件 当读取完所要综合的模块后，需要使用link命令将读到DC存储区中的模块或实体连接起来 注意：如果在使用link命令后，出现unresolved design reference的警告信息，需要重新读取该模块，或者在.synopsys_dc.setup 文件中添加link_library，告诉DC到库中去找这些模块，同时还要注意search_path中的路径是否指向该模块或单元电路所在的目录 Link命令执行后，DC就将模块按照RTL级或者门级的描述将电路连接起来，之后的各种限制条件就可以对该电路的顶层模块施加 DC限制条件施加的对象 针对以下电路成分：输入输出端口、模块、子模块的实例化、单元电路、连线及电路的引脚。在使用DC命令的时候，不要使用模糊的对象，例如，如下面的电路： Set_load 3 Clk 由于在电路中含有名称为CLK的pin、port和net，因此，DC无法知道该处的load是施加在哪个对象上，注意到一般连线会驱动负载，该命令就改为： Set_load 3 [get_nets Clk] TCL mode Set_load 3 find(net,”Clk”)dc_shell mode 路径的划分与合法路径 DC综合的时候是基于路径的优化，对于DC来说，合法的路径必须满足以下条件 路径的起点为输入端口或者是触发器的数据端 路径终点为输出端口或者是触发器的时钟端 DC设定的限制条件的值都是无单位的，这些单位都是由工艺库中给定的 可以用report_lib lib_name来查看所有在工艺库中设定的各个参数的单位 定义电路的工作环境和综合环境
Spartan-3E Starter Kit Board User Guide
Chapter 1: Introduction and Overview Chapter 2: Switches, Buttons, and Knob Chapter 3: Clock Sources Chapter 4: FPGA Configuration Options Chapter 5: Character LCD Screen Chapter 6: VGA Display Port Chapter 7: RS-232 Serial Ports Chapter 8: PS/2 Mouse/Keyboard Port Chapter 9: Digital to Analog Converter (DAC) Chapter 10: Analog Capture Circuit Chapter 11: Intel StrataFlash Parallel NOR Flash PROM Chapter 12: SPI Serial Flash Chapter 13: DDR SDRAM Chapter 14: 10/100 Ethernet Physical Layer Interface Chapter 15: Expansion Connectors Chapter 16: XC2C64A CoolRunner-II CPLD Chapter 17: DS2432 1-Wire SHA-1 EEPROM
Chapter 1：Introduction and Overview Spartan-3E 入门实验板使设计人员能够即时利用Spartan-3E 系列的完整平台性能。 设备支持设备支持：：Spartan-3E 、CoolRunner-II 关键特性关键特性：：Xilinx 器件: Spartan-3E (50万门，XC3S500E-4FG320C), CoolRunner?-II (XC2C64A-5VQ44C)与Platform Flash (XCF04S-VO20C) 时钟时钟：：50 MHz 晶体时钟振荡器 存储器: 128 Mbit 并行Flash, 16 Mbit SPI Flash, 64 MByte DDR SDRAM 连接器与接口: 以太网10/100 Phy, JTAG USB 下载,两个9管脚RS-232串行端口, PS/2类型鼠标/键盘端口, 带按钮的旋转编码器, 四个滑动开关,八个单独的LED 输出, 四个瞬时接触按钮, 100管脚hirose 扩展连接端口与三个6管脚扩展连接器 显示器: VGA 显示端口，16 字符- 2 线式 LCD 电源电源：：Linear Technologies 电源供电，TPS75003三路电源管理IC 市场: 消费类, 电信/数据通信, 服务器, 存储器 应用: 可支持32位的RISC 处理器，可以采用Xilinx 的MicroBlaze 以及PicoBlaze 嵌入式开发系统；支持DDR 接口的应用；支持基于Ethernet 网络的应用；支持大容量I/O 扩展的应用。 Choose the Starter Kit Board for Your Needs Spartan-3E FPGA Features and Embedded Processing Functions Spartan3-E FPGA 入门实验板具有Spartan3-E FPGA 系列突出独特的特点和为嵌入式处理发展与应用提供了很大的方便。该板的特点如下： Spartan3-E 特有的特征：并行NOR Flash 配置；通过并行NOR Flash PROM 实现FPGA 的多种配置方式 嵌入式系统：MicroBlaze? 32-bit 嵌入RISC 处理器；PicoBlaze? 8-bit 嵌入控制器；DDR 存储器接口 Learning Xilinx FPGA, CPLD, and ISE Development Software Basics Spartan3-E FPGA 入门实验板比其他的入门实验板先进、复杂。它是学习FPGA 或CPLD 设计和怎样运用ISE 软件的基础。 Advanced Spartan-3 Generation Development Boards 入门实验板示范了MicroBlaze? 32-bit 嵌入式处理器和EDK 的基本运用。其更先进的地方
5.1.6 SelectIO模块 Virtex-6每个I/O片（I/O Tile）包含两个IOB、两个ILOGIC、两个OLOGIC 和两个IODELAY，如图5-24 所示。 图5-24 I/O 片结构图 本小节就以下几个方面介绍Virtex-6 的SelectIO 资源。 (1) SelectIO 的电气特性。 (2) SelectIO 的逻辑资源——ILOGIC 资源和OLOGIC 资源。 (3) SelectIO 的高级逻辑资源——ISERDES 资源、OSERDES 资源和Bitslip。 一、SelectIO IO 的电气特性 所有的Virtex-6 FPGA 有高性能的可配置SelectIO 驱动器与接收器，支持非常广泛的接口标准。强大的功能SelectIO 包括输出强度和斜率的可编程控制以及使用数控阻抗（DCI）的片上终端。
IOB 包含输入、输出和三态SelectIO 驱动器。支持单端I/O 标准（LVCMOS、 HSTL、SSTL）和差分I/O 标准（LVDS、HT、LVPECL、BLVDS、差分HSTL 和SSTL）。 注意：差分输入和VREF 相关输入由VCCAUX 供电。 IOB、引脚及部逻辑的连接如图5-25 所示。 图5-25 IOB、引脚及部逻辑连接图 IOB 直接连接ILOGIC/OLOGIC 对，该逻辑对包含输入和输出逻辑资源，可实现数据和三态控制。ILOGIC和OLOGIC可分别配置为ISERDES和OSERDES。Xilinx软件库提供了大量与I/O相关的原语，在例化这些原语时，可以指定I/O 标准。与单端I/O相关的原语包括IBUF（输入缓冲器）、IBUFG（时钟输入缓冲器）、OBUF（输出缓冲器）、OBUFT（三态输出缓冲器）和IOBUF（输入/输出缓冲器）。与差分I/O相关的原语包括IBUFDS（输入缓冲器）、IBUFGDS （时钟输入缓冲器）、OBUFDS（输出缓冲器）、OBUFTDS（三态输出缓冲器）、IOBUFDS（输入/输出缓冲器）、IBUFDS_DIFF_OUT（输入缓冲器）和IOBUFDS_DIFF_OUT（输入/输出缓冲器）。 二、SelectIO的逻辑资源 SelectIO的逻辑资源主要是指ILOGIC和OLOGIC资源，它们完成了FPGA引脚到部逻辑的连接功能，包括组合输入/输出、三态输出控制、寄存器输入/输出、寄存器三态输出控制、DDR输入/输出、DDR输出三态控制、IODELAYE1高分辨率可调整延迟单元及其控制模块。 下面简要介绍ILOGIC和OLOGIC功能。
喾林原创 Synopsys DC10.03安装配置 1、需准备安装包： 1）、Synopsys DC(design compiler)安装包 2）、SCL 安装包（注：此包为synopsys license 管理）。 3）、Synopsys 图像安装工具：installer2.0及以上均可。 （注：图形安装操作简单，不易出错，故采用图形安装界面） 4）、Synopsys license 制作工具（ EFA LicGen 0.4b 和Synopsys SSS Feature Keygen ）。 2、开始安装DC ： 1）、启动图形安装界面 于linux 系统下解压installer2.0包（在windows 下解压文件易损坏）。解压后运行setup.sh 得如图（一）所示界面。 图 （一）
喾林原创点击“start ”有如图(二)所示界面开始安装。在“Source ”栏选中DC 安装文件所在上层目录。“Done ”后“Next ”（此次“Next ”时间较长，耐心等待）。 图 （二） 之后可一直“NEXT ”到如图（三）所示。 图 （三）
在该界面勾选linux选项即可，继续下一步到如图（四）所示。选择安装路径后继续下一步直到结束。 喾林原创 图（四） 至此DC安装结束。 3、开始安装SCL： 此安装与DC安装步骤一直，几乎没有差别，唯一不同的就是安装路径不同。 4、license的制作： License的制作是在windows下制作的。
1）、打开EFA LicGen 0.4b文件夹运行LicGen.exe程序出现如图（五）所示界面。 喾林原创 图（五） 点击“OPEN”选择Synopsys.lpd文件，“打开”。回到图（五）所示界面。勾选上Custon、Use Daemon及最后一个Custon。
以.cshrc 及用户根目录下的.synopsys_vss.setup .synopsys_dc.setup 已经配置为前提）1．创建工作目录； 2．编写vhdl源程序； 3．编写.synopsys_vss.setup 和.synopsys_dc.setup文件； 4．编译vhdl源程序； 5．运行vhdldbx 仿真器； 6．运行synopsys的综合器； 7．完成综合后的门级仿真； 以一个一位加法器为例，进行具体说明(用户界面为CDE)： 1）创建adder 目录： 可以在资源管理器中完成，也可以在unix环境下完成：mkdir adder； 2）在adder目录下创建work目录； 3）编写.synopsys_vss.setup文件并存入adder目录；.synopsys_vss.setup的内容如下：WORK >DEFAULT DEFAULT：work TIMEBASE = NS 4）编写一位加法器的源程序（adder1.vhd）并存入adder目录下： library ieee; use ieee.std_logic_1164.all; entity adder1 is port(din1 : in std_logic; din2 : in std_logic; cin : in std_logic; dout: out std_logic; cout: out std_logic); end adder1; architecture rtl of adder1 is begin dout <= din1 xor din2 xor cin; cout <= (din1 and din2) or (cin and (din1 xor din2)); end rtl; 5）编写一位加法器的测试基准（即test_bench）并存入adder目录下：（tb_adder1.vhd）library ieee; use ieee.std_logic_1164.all; entity tb_adder1 is end tb_adder1; architecture rtl of tb_adder1 is component adder1 is port(din1 : in std_logic; din2 : in std_logic; cin : in std_logic;
Xilinx FPGA配置的一些细节 2010年07月03日星期六 14:26 0 参考资料 (1) Xilinx: Development System Reference Guide. dev.pdf, v10.1 在Xilinx的doc目录下有。 (2) Xilinx: Virtex FPGA Series Configuration and Readback. XAPP138 (v2.8) March 11, 2005 在Xilinx网站上有，链接 (3)Xilinx: Using a Microprocessor to Configure Xilinx FPGAs via Slave Serial or SelectMAP Mode.XAPP502 (v1.5) December 3, 2007 在Xilinx网站上有，链接 注：此外xapp139和xapp151也是和配置相关的。 (4)Xilinx: Virtex-4 Configuration Guide. UG071 (v1.5) January 12, 2007 (5) Tell me about the .BIT . 链接： 1 Xilinx配置过程 主要讲一下Startup Sequence。 Startup Sequence由8个状态组成. 除了7是固定的之外，其它几个的顺序是用户可设置的，而且Wait for DCM和DCI是可选的。 其中默认顺序如下： 这些在ISE生成bit文件时通过属性页设定。 这几个状态的具体含义如下： Release_DONE : DONE信号变高 GWE : 使能CLB和IOB，FPGA的RAMs和FFs可以改变状态 GTS : 激活用户IO，之前都是高阻。
Xilinx ISE 13.4软件使用方法 本章将以实现一个如图所示的4为加法器为例，来介绍Xilinx ISE13.4开发流程，并且最终下载到实验板BASYS2中运行。 1 A 1 1.建立工程 运行Xilinx ISE Design Suite 13.4，初始界面如图F2所示 F1软件初始状态表 选择File->New Project ，该对话框显示用向导新建工程所需的步骤。 在Name 栏中输入工程名称（注意：以下所有不能含有中文字符或空格），如“test”。在Location 栏中选择想要存放的工程位置，如“E:\code\Xilinx\test”。顶层语言选项栏中选择“HDL”语言。设置向导最终设置效果如图F2所示 F2路径信息设置表
点击“Next”，进入芯片型号选择界面。在本界面中，根据BASYS2实验板上的芯片型号进行相关设置，设置效果如图F3所示。 F3芯片信息选择表 点击“Next”，出现如图F4所示工程信息汇总表格。 F4工程信息汇总表 点击“Finish”完成设置。
2新建Verilog文件 在F5所示界面中，如图所示的区域内右击鼠标，选择“New Source”，出现F6对话框。 F5 在File name栏中键入verilog文件的名称，如“test”。 F6 点击“Next”，在本界面中将设置加法器的输入输出引脚数量，如图F1所示的加法器共有A、B、C0、S和C1，5组引脚，其中A、B和S为4位总线形式，因此设置结果如图F7所示。
F7 点击“Next”，出现Verilog 新建信息汇总表。 F8 点击“Finish”，完成Verilog 新建工作。 3逻辑设计 输入代码
设置启动dc_shell-t工具的 .synopsys.setup文件 Author:周建伟 Company:西安邮电大学SOC组 Date:2013.10.30 摘要：若你在读不进你的库，即在你的运行报告中总是有：warning:Can?t read link_library file …your_library.db?，这边文档会对你有一定的帮助
逻辑综合环境 启动文件 启动文件用来指定综合工具所需要的一些初始化信息。DC使用名为“.synopsys_dc.setup”的启动文件(位置：inst_dir/admin/setup/.synopsys_dc.setup)。启动时，DC会以下述顺序搜索并装载相应目录下的启动文件： DC安装目录（$DC_PATH/admin/setup） 用户主目录 工具启动目录 注意：后装载的启动文件中的设置将覆盖先装载的启动文件中的相同设置 本文档重在讲述怎么设置工具启动目录 1、把inst_dir/admin/setup/.synopsys_dc.setup文件拷贝到你DC脚本目录下（也就是和你 脚本在同个目录下） 2、在.synopsys_dc.setup文件的第92行，即set link_force_case “check_reference”命令下 修改内容如下： A、set lib_path /library/smic18/feview~2/version2.2(注：lib_path为你smic18库安装 目录，不同于DC安装目录) B、set link_library [list * $lib_path/STD/Synopsys/smic18_ss.db \ $lib_path/IO/Synopsys/smic18IO_line_ss.db \ $lib_path/IO/Synopsys/smic18IO_stagger_ss.db ] C、set search_path [list . ${synopsys_root}/libraries/syn ${synopsys_root}/dw/syn_ver \ ${synopsys_root}/dw/sim_ver \ $lib_path/STD/Synopsys $lib_path/IO/Synopsys ] D、set target_library [list $lib_path/STD/Synopsys/smic18_ss.db \ $lib_path/IO/Synopsys/smic18IO_line_ss.db \ $lib_path/IO/Synopsys/smic18IO_stagger_ss.db ] E、set synthetic_library “” set command_log_file “./command.log” set designer “zjw” set company “soc of xupt”
复位和上电复位 1 在上电时，这器件要求VCCINT在精确的上升时间内，单调的上升到标准工作电压值。 2 如果电压没满足要求，这器件就不能执行合适的上电复位。 3 上电运行的顺序：先PROM的OE/RESET保持低电平，在配置开始以前要求电源能达到它们各自的POR（上 电复位电压）门限，OE/RESET被定时释放后对稳定电源的应用有更多的余地。 4 在系统利用慢上升电源时，另外增加一个电源监控电路能被用做延时配置直到系统电源达到最小的操作 电源在OE/RESET一直为低电平。 5 当OE/RESET被释放，INIT就被上拉为高电平，允许FPGA有次序的配置。 6 如果电压低于POR门限时，PROM复位，OE/RESET再为低，直到达到POR 门限。 7 对于PROM电压正常时，只要OE/RESET=0或CE=1,复位就开始，当地址计数器复位时，CEO输出高电平，其 它的数据输出脚为高阻态。 8 XCFXXS PROM 只要求OE/RESET被释放以前，VCCINT上升到POR门限就行了。 9 XFCXXP PROM 在OE/RESET被释放以前，不但要求VCCINT上升到POR 门限，而且还要求VCCO达到被推荐的 正常工作电压。 配置 1 当JTAG配置指令在PROM里被更新时，PROM暂时给CF一个低电平，接着就给CF一个高电平。结合CF脚在外 部加了上拉电阻，此时在CF脚输出一个‘高-低-高’的脉冲个FPGA的PROGRAM 脚。此次FPGA就依次的开始 配置。 2 在CF脚外部必须加个上拉电阻，防止CF脚产生一个浮动到低电平的值而引起复位。 3 当XCFXXP的PROM存有多重设计文件时，CF脚必须连接到FPGA的PROGRAM_B脚去保证重新安放那些被选中 的设计文件(配置有效)。 4 对于XCFXXS的PROM，CF脚只是个输出，如果没有由于的功能的话，可以
FPGA配置电路模式有主模式、从模式和JTAG模式。 【1】主模式 在主模式下，FPGA上电后，自动将配置数据从相应的外存储器读入到SRAM中，实现内部结构映射。主模式根据比特流的位宽又可以分为：串行模式( 单比特流) 和并行模式( 字节宽度比特流) 两大类。如：主串行模式、主SPI Flash 串行模式、内部主SPI Flash串行模式、主BPI 并行模式以及主并行模式，如下图： 【2】从模式 在从模式下，FPGA 作为从属器件，由相应的控制电路或微处理器提供配置所需的时序，实现配置数据的下载。从模式也根据比特流的位宽不同分为串、并模式两类，具体包括：从串行模式、JTAG模式和从并行模式三大类。（此处的JTAG模式与下面要说的JTAG模式有所不同）如下图：
【3】JTAG模式 在JTAG模式中，PC和FPGA通信的时钟为JTAG接口的TCLK，数据直接从TDI进入FPGA，完成相应功能的配置。 主串模式是最常用的配置模式 在FPGA主串配置模式下，会发现两种不同的连接方式： 一种是FPGA在前，PROM在后。即JTAG接口的DTI连接至FPGA的DTI，FPGA的DTO连接至PROM的DTI，PROM的DTO连接至JTAG接口的DTO。 另一种是PROM在前，FPGA在后。即JTAG接口的DTI连接至PROM的DTI，PROM的DTO 连接至FPGA的DTI，FPGA的DTO连接至JTAG接口的DTO。 这两种连接方式都是正确的，都可以。但是，由于PC机配置JTAG链的时候需要和第一级JTAG 设备同步，如果FPGA放在第一级，那么其配置速度较高，导致对PROM配置可能会不稳定，所以推荐的配置是将PROM作为JTAG链的第一级JTAG设备，即上述第二种方式。在Xilinx 的PROM芯片XCF01/2/4S手册中给出的主串模式下（Configuring in Master Serial Mode）的连接图也是第二种方式，如下图：
漫谈xilinx FPGA 配置电路 这里要谈的时xilinx的spartan-3系列FPGA的配置电路。当然了，其它系列的FPGA配置电路都是大同小异的，读者可以类推，重点参考官方提供的datasheet，毕竟那才是最权威的资料。这里特权同学只是结合自己的理解，用通俗的语言作一点描述。 所谓典型，这里要列出一个市面上最常见的spartan-3的xc3s400的配置电路。所有spartan-3的FPGA配置电路的链接方式都是一样的。Xc3s400是40万门FPGA，它的Configuration Bitstream虽然只有1.699136Mbit，但是它还是需要2Mbit的配置芯片XCF02S，不能想当然的以为我的设计简单，最多用到1Mbit，那么我选XCF01S（1Mbit）就可以了。事实并非如此，即使你只是用xc3s400做一个流水灯的设计，那么你下载到ROM（XCF02S）里的数据也是1.699136Mbit的，所以对于FPGA的配置ROM的选择宜大不宜小。 配置电路无非有下面五种：主串，从串，主并，从并，JTAG。前四种是相对于下载到PROM而言的（串并是相对于不同配置芯片是串口和时并口协议和FPGA 通讯区分的），只有JTAG是相对于调试是将配置下载到FPGA的RAM而言的（掉电后丢失）。FPGA和CPLD相比，CPLD是基于ROM型的，就是在数据下载到CPLD 上，掉电后不丢失。而FPGA则是基于RAM的，如果没有外部ROM存储配置数据，那么掉电后就丢失数据。所以FPGA都需要外接有配置芯片（当然现在也有基于FLASH的FPGA出现）。那么我们就来看一下主串模式下FPGA的配置电路的连接。 官方的硬件连接如下：
【配置知识】Virtex-5 FPGA的配置 配置方案 Xilinx 为终端用户提供了配置Virtex-5 FPGA 所需的灵活性。Virtex-5 FPGA 支持以下方案： 串行 最简单的配置方案，串行吞吐量。 主串行 Xilinx FPGA 驱动Xilinx PROM CLK，因为Xilinx PROM 为Xilinx FPGA 提供了串行（x1）配置数据。 从串行 Xilinx PROM 的内部振荡器驱动Xilinx FPGA CCLK，因为Xilinx PROM 为Xilinx FPGA 提供了串行（x1）配置数据。
从串行 外部时钟驱动Xilinx PROM CLK，Xilinx PROM 驱动Xilinx FPGA CCLK，因为Xilinx PROM 为Xil inx FPGA 提供了串行（x1）配置数据。 返回页首 从串行 外部时钟驱动Xilinx FPGA CLK 和Xilinx PROM CLK，因为Xilinx PROM 为Xilinx FPGA 提供了串行（x1）配置数据。
主SPI Virtex-5 FPGA 驱动SPI PROM 时钟，因为SPI PROM 为Virtex-5 FPGA 提供了串行（x1）配置数据。 并行 并行配置，可以实现最快速的吞吐量 主并(Master-SelectMap) Xilinx FPGA 驱动Xilinx PROM CLK，因为Xilinx PROM 为Xilinx FPGA 提供了字节宽的（x8）配置数据。
返回页首 从并(slave-SelectMAP) Xilinx PROM 的内部振荡器驱动Xilinx FPGA CCLK，因为Xilinx PROM 为Xilinx FPGA 提供了字节宽的（x8）配置数据。 从并(slave-SelectMAP) 外部时钟驱动Xilinx PROM CLK，Xilinx PROM 驱动Xilinx FPGA CCLK，因为Xilinx PROM 为Xil inx FPGA 提供了字节宽的（x8）配置数据。
注：技术交流用，希望对大家有所帮助。 IO_LXXY_# 用户IO引脚 XX代表某个Bank内唯一的一对引脚，Y=[P|N]代表对上升沿还是下降沿敏感，#代表bank 号 2.IO_LXXY_ZZZ_# 多功能引脚 ZZZ代表在用户IO的基本上添加一个或多个以下功能。 Dn：I/O（在readback期间），在selectMAP或者BPI模式下，D[15:0]配置为数据口。在从SelectMAP读反馈期间，如果RDWR_B=1，则这些引脚变成输出口。配置完成后，这些引脚又作为普通用户引脚。 D0_DIN_MISO_MISO1：I，在并口模式（SelectMAP/BPI）下，D0是数据的最低位，在Bit-serial模式下，DIN是信号数据的输入；在SPI模式下，MISO是主输入或者从输出；在SPI*2或者SPI*4模式下，MISO1是SPI总线的第二位。 D1_MISO2，D2_MISO3：I，在并口模式下，D1和D2是数据总线的低位；在SPI*4模式下，MISO2和MISO3是SPI总线的MSBs。 An：O，A[25:0]为BPI模式的地址位。配置完成后，变为用户I/O口。 AWAKE：O，电源保存挂起模式的状态输出引脚。SUSPEND是一个专用引脚，AWAKE是一个多功能引脚。除非SUSPEND模式被使能，AWAKE被用作用户I/O。 MOSI_CSI_B_MISO0：I/O，在SPI模式下，主输出或者从输入；在SelectMAP模式下，CSI_B是一个低电平有效的片选信号；在SPI*2或者SPI*4的模式下，MISO0是SPI总线的第一位数据。 FCS_B：O，BPI flash 的片选信号。 FOE_B：O，BPI flash的输出使能信号 FWE_B：O，BPI flash 的写使用信号 LDC：O，BPI模式配置期间为低电平 HDC：O，BPI模式配置期间为高电平 CSO_B：O，在并口模式下，工具链片选信号。在SPI模式下，为SPI flsah片选信号。 IRDY1/2,TRDY1/2：O，在PCI设计中，以LogiCORE IP方式使用。
1.14. translation这一步是用什么DC命令来实现的? 我们知道，DC综合过程包括3个步骤：translation + logic optimization + mapping transition 对应命令为 read_verilog(read_vhdl等) logic optimization 和 mapping 对应于 compile 1.15. 逻辑优化和映射（logic optimization + mapping）又是用什么DC命令来实现的? logic optimization 和 mapping 均在compile命令完成，但是可以指定使用特殊的优化方法：structural 和flatten，建议大家在synthesis时同时生成structural 和flatten格式的netlist，然后打开看看到底有什么不同之处。 1.17. 基于路径的综合的意思是什么? 路径（path），是DC中的一个重要概念。它包括4种路径方式： 1 input到FF的D端。 2 FF的clk到另一个FF的D端。 3 FF的clk到输出Q。 4 input到output。 基于路径的综合就是对这四种路径进行加约束，综合电路以满足这些约束条件。 1.24 reference 是指什么? 和cell 有什么区别? 当存在一个模块被多次例化，那么该模块就称为reference 1.25 如何读入一个design? 使用analyze + elaborate 或者 read_verilog、read -f verilog、 read_vhdl、read_file 命令。 1.26 analyze+ elaborate 和 read 命令有什么区别? read_file 是可以读取任何synopsys支持格式的；analyze和eloborate 只支持verilog和VHDL两个格式，但是他们支持在中间过程中加入参数而且以便以后可以加快读取过程。
Step1 学习下载配置Xilinx 之FPGA 配合Mars-EDA 的Spartan2 核心板，用图文方式向大家详细讲述如何下载配置Xilinx 的FPGA。 FPGA 下载模式说明 S1 为 FPGA 下载模式选择跳线，M0,M1,M2 默认状态为通过 4.7K 电阻上拉到 3.3V，当用跳线帽短接 S1 的PIN3 和PIN6 将置 M0 为0，同理，短接 PIN2 和PIN5,PIN3 和PIN4 将置 M1,M2 为0。M0,M1,M2 的电平和 FPGA 下载之间的关系参见下图：（Boundary-scan mode）是调试最常用的 JTAG 模式。当采用板载 PROM 时，采用的跳线模式是 Master Serial Mode –短路 PIN1 和PIN6,PIN2 和PIN5 J2 为Slave Serial Mode 的接口。下载模式跳线 S1 短接PIN1 和PIN6,PIN2 和PIN5 即可。 J3 为 JTAG Mode 的接口。下载模式跳线短接 PIN1 和 PIN6 即可。
S2 跳线说明 1.通过 JTAG 方式烧录 FPGA：短接 PIN1 和PIN3。 2.通过 JTAG 方式烧录 PROM：短接 PIN3 和PIN5,PIN2 和PIN4. 3.通过菊花链下载 FPGA 和烧录 PROM：短接 PIN3 和PIN5,PIN4 和PIN6. 下面我们利用 Spartan2 核心板介绍一下通过 JTAG 菊花链方式下载 FPGA 和烧录 PROM. 硬件跳线选择： 1.跳线 S1: 此时要求 M0 M1 M2 = 100, 设置 FPGA 的下载方式为 Boundary-scan mode, 此时将 M1 和M2 的跳线安上。 跳线 S2 : 通过菊花链下载 FPGA 和烧录 PROM：短接 PIN3 和 PIN5,PIN4 和 PIN6. 2.将 Xilinx 下载线和核心板上 JTAG mode 接口 J3 相连，连接到计算机并口。核心板上电。
Encounter使用入门教程 本教程介绍一下自动布局布线工具Encounter的使用知识，开始以一个简单的十进制计数器版图的自动实现为例子，之后介绍包含block模块的复杂的版图自动实现。 在Designer Compiler使用入门教程中，笔者设计了一个十进制计数器，并经过Design Compiler对其进行综合后获得了门级综合网表文件counter.sv以及约束文件counter.sdc，根据这两个文件，我们就可以使用SOC Encounter实现十进制计数器的物理版图设计了。首先，我们要准备使用Encounter进行版图自动设计时所需要的数据： 时序库文件：fast.lib,slow.lib,tpz973gwc.lib,tpz973gbc.lib 物理库文件：tsmc18_6lm_cic.lef,tpz973g_5lm_cic.lef,tsmc18_6lm_antenna_cic.lef 门级网表文件：pad_counter.sv 时序约束文件：pad_counter.sdc IO位置放置文件：pad_counter.io //在设计导入Encounter中指定PAD的放置位置文件，不是必须文件 还有其它一些文件在后面用到时进行介绍。 一、网表中添加PAD、编写IO Assignment File 这里，pad_counter.sv是加入PAD后综合得到的门级网表。工程项目中设计制作完成后的芯片要进行封装，PAD就是芯片在封装时连接封装引线的地方。一般信号输入/输出PAD即I/O PAD要在综合前添加进入网表中，电源电压PAD 可以在综合时添加也可以在综合后添加。接下来就先介绍一下如何在网表中加入PAD，其实给网表加入PAD就是一般的module例化，和Verilog中一般的module 模块例化是一样的。 这里介绍在综合时给设计中加入I/O PAD。十进制计数器的Verilog源程序如下：module Cnt10(reset_n,clk,in_ena,cnt,carry_ena); input clk; input reset_n; input in_ena; output [3:0] cnt; output carry_ena; reg [3:0] cnt; reg carry_ena; always @(posedge clk or negedge reset_n) begin if(!reset_n) cnt<=4'b0; else if(in_ena && cnt==4'd10)
《Platform Flash In-System Programmable Configuration PROMs》中文版IO引脚1.8V~3.3V兼容，3.3V供电，20Pin。XCF08/16/32P芯片1.8V供电，48Pin。XCF04S有4Mb，Vccint3.3V，Vcco1.8~3.3V，Vccj2.5~3.3V。通过JTAG 片上编程，只有串行配置。内部结构： 图3 XCFxxS Platform Flash PROM内部结构 FPGA为主串行模式时输出CCLK驱动PROM，nCF为高且nCE和OE使能后经过一个短暂的有效延迟，与FPGA的DIN相连的PROM的DO引脚即发送数据。新数据位在每个CCLK上升沿后经过一个短暂的有效延迟可用，FPGA 生成合适的时钟脉冲个数以完成配置。当FPGA为从串行模式时PROM和FPGA 都被外部时钟驱动，对于XCFxxP系列PROM可用提供时钟驱动FPGA。 XCFxxP的设计版本提供“Master SelectMAP, Slave SelectMAP, Slave Parallel”配置模式。当工作在Master SelectMAP模式时FPGA产生配置时钟，工作在Slave SelectMAP模式时外部时钟或者PROM时钟工作。nCE和OE使能后，如果BUSY 为低且nCF为高，PROM的数据（D0~7）上的数据可用。新数据位在每个CCLK 上升沿后经过一个短暂的有效延迟可用，并在下一个上升沿载入FPGA。外部晶振可以是“free-running”晶振。 片上烧写过程中，nCEO被拉高。 在一个指令扫描序列期间，TDI和TDO通过Instruction Register（IR）连接，IR被并行载入固定的指令帧。指令帧被移位至TDO（低位先出），同时一个指令被移位进TDI。XCFxxS指令寄存器为8位宽， Platform Flash PROM的Test Access Port（TAP）测试接口特性 单端4线TAP：TCK、TMS、TDI、TDO。 初始化FPGA配置 有三种方式启动初始化：1.上电自动初始化；2.外部高-低-高脉冲驱动FPGA 的nPROGRAM引脚；3.JTAG配置指令控制PROM。 FPGA上电完成或者nPROGRAM引脚被使能后，FPGA的配置存储单元被清除，配置模式被选定，并做好了接收新配置比特流的准备。nPROGRAM引脚引脚可以由外部信号或PROM的nCF引脚控制，通过JTAG执行配置指令会拉低nCF引脚300~500ns复位FPGA并且初始化配置。iMPACT软件能够保证通过执行“装载FPGA”操作实现JTAG配置FPGA。