EDA实验报告
数字秒表的设计
指导老师：谭会生
班级：电技1503
学号：15401700314
姓名：冯博
交通工程学院
2017.10.28
实验二数字秒表电路的设计
一、实验目的
1.学习Quartus Ⅱ软件的使用方法。
2.学习GW48系列或其他EDA实验开发系统的基本使用方法。
3.学习VHDL程序的基本结构和基本语句的使用。
二、实验内容
设计并调试一个计时范围为0.01s~1h的数字秒表，并用GW48系列或其他EDA实验开发系统进行硬件验证。
三、实验要求
1.画出系统的原理框图，说明系统中各主要组成部分的功能。
2.编写各个VHDL源程序。
3.根据系统的功能，选好测试用例，画出测试输入信号波形或编好测试程序。
4.根据选用的EDA实验开发装置偏好用于硬件验证的管脚锁定表格或文件。
5.记录系统仿真，逻辑综合及硬件验证结果。
6.记录实验过程中出现的问题及解决方法。
四、实验条件
1.开发软件：Quartus Ⅱ13.0.
2.实验设备：GW48系列EDA实验开发系统。
3.拟用芯片：EP3C55F484C7
五、实验设计
1.设计思路
要设计一个计时范为0.01S~1h的数字秒表，首先要有一个比较精确的计时基准信号，这里是周期为1/100s的计时脉冲。其次，除了对每一个计数器需要设置清零信号输入外，还需为六个技术器设置时钟使能信号，即计时允许信号，以便作为秒表的计时起、停控制开关。因此数字秒表可由一个分频器、四个十进制计数器以及两个六进制记数器组成，如图1所示。
系统原理框图
2.VHDL程序
（1）3MHz→100Hz分频器的源程序CLKGEN.VHD
LIBRARY IEEE;
USE IEEE.STD_LOGIC_1164.ALL;
ENTITY CLKGEN IS
PORT(CLK: IN STD_LOGIC; --3MHZ信号输入
NEWCLK: OUT STD_LOGIC); --100HZ计时时钟信号输出
END ENTITY CLKGEN;
ARCHITECTURE ART OF CLKGEN IS
SIGNAL CNTER: INTEGER RANGE 0 TO 10#239999#; --十进制计数预置数
BEGIN
PROCESS(CLK) IS
BEGIN
IF CLK' EVENT AND CLK='1'THEN
IF CNTER=10#239999#THEN CNTER<=0; --3MHZ信号变为100MHZ，计数常熟为30000
ELSE CNTER<=CNTER+1;
END IF;
END IF;
END PROCESS;
PROCESS(CNTER) IS --计数溢出信号控制
BEGIN
IF CNTER=10#239999#THEN NEWCLK<='1';
ELSE NEWCLK<='0';
END IF;
END PROCESS;
END ARCHITECTURE ART;
六进制计数器的源程序CNT6.VHD
LIBRARY IEEE;
USE IEEE.STD_LOGIC_1164.ALL;
USE IEEE.STD_LOGIC_UNSIGNED.ALL;
ENTITY CNT6 IS
PORT(CLK: IN STD_LOGIC;
CLR: IN STD_LOGIC;
ENA: IN STD_LOGIC;
CQ: OUT STD_LOGIC_VECTOR(3 DOWNTO 0);
CO: OUT STD_LOGIC);
END ENTITY CNT6;
ARCHITECTURE ART OF CNT6 IS
SIGNAL CQI: STD_LOGIC_VECTOR(3 DOWNTO 0);
BEGIN
PROCESS(CLK,CLR,ENA) IS
BEGIN
IF CLR='1'THEN CQI<="0000";
ELSIF CLK'EVENT AND CLK='1'THEN
IF ENA='1'THEN
IF CQI="0101" THEN CQI<="0000";
ELSE CQI<=CQI+'1';
END IF;
END IF;
END IF;
END PROCESS;
PROCESS(CQI) IS
BEGIN
IF CQI="0000" THEN CO<='1';
ELSE CO<='0';
END IF;
END PROCESS;
CQ<=CQI;
END ARCHITECTURE ART;
十进制计数器的源程序CNT10.VHD
LIBRARY IEEE;
USE IEEE.STD_LOGIC_1164.ALL;
USE IEEE.STD_LOGIC_UNSIGNED.ALL;
ENTITY CNT10 IS
PORT(CLK:IN STD_LOGIC;
CLR:IN STD_LOGIC;
ENA: IN STD_LOGIC;
CQ:OUT STD_LOGIC_VECTOR(3 DOWNTO 0);
CO: OUT STD_LOGIC );
END ENTITY CNT10;
ARCHITECTURE ART OF CNT10 IS
SIGNAL CQI:STD_LOGIC_VECTOR(3 DOWNTO 0); BEGIN
PROCESS(CLK,CLR,ENA) IS
BEGIN
IF CLR='1' THEN CQI<="0000";
ELSIF CLK'EVENT AND CLK='1' THEN
IF ENA='1' THEN
IF CQI="1001" THEN CQI<="0000";
ELSE CQI<=CQI+'1';END IF;
END IF;
END IF;
END PROCESS;
PROCESS(CQI) IS
BEGIN
IF CLK'EVENT AND CLK='1' THEN
IF CQI<"1001" THEN CO<='0';
ELSE CO<='1';END IF;
END IF;
END PROCESS;
CQ<=CQI;
END ARCHITECTURE ART;
数字秒表的源程序TIMES.VHD
LIBRARY IEEE;
USE IEEE.STD_LOGIC_1164.ALL;
ENTITY TIMES IS
PORT(CLR: IN STD_LOGIC;
CLK: IN STD_LOGIC;
CLK2: IN STD_LOGIC;
ENA: IN STD_LOGIC;
COM: OUT STD_LOGIC_VECTOR(7 DOWNTO 0);
SEG: OUT STD_LOGIC_VECTOR(7 DOWNTO 0)); END ENTITY TIMES;
ARCHITECTURE ART OF TIMES IS
COMPONENT CLKGEN IS
PORT(CLK: IN STD_LOGIC;
NEWCLK: OUT STD_LOGIC);
END COMPONENT CLKGEN;
COMPONENT CNT10 IS
PORT(CLK, CLR, ENA: IN STD_LOGIC;
CQ: OUT STD_LOGIC_VECTOR(3 DOWNTO 0);
CO: OUT STD_LOGIC);
END COMPONENT CNT10;
COMPONENT CNT6 IS
PORT(CLK, CLR, ENA: IN STD_LOGIC;
CQ: OUT STD_LOGIC_VECTOR(3 DOWNTO 0);
CO: OUT STD_LOGIC);
END COMPONENT CNT6;
COMPONENT CTRLS IS --元件定义语句
PORT(CLK: IN STD_LOGIC; --端口说明语句（端口名：端口
模式数据类型）SEL: OUT STD_LOGIC_VECTOR(2 DOWNTO 0));
END COMPONENT CTRLS;
COMPONENT DISPLAY IS --元件定义语句
PORT(SEL: IN STD_LOGIC_VECTOR(2 DOWNTO 0);
DATAIN: IN STD_LOGIC_VECTOR(23 DOWNTO 0);
COM: OUT STD_LOGIC_VECTOR(7 DOWNTO 0);
SEG: OUT STD_LOGIC_VECTOR(7 DOWNTO 0));
END COMPONENT DISPLAY;
SIGNAL S0: STD_LOGIC;
SIGNAL S1, S2, S3, S4, S5: STD_LOGIC;
SIGNAL SEL: STD_LOGIC_VECTOR(2 DOWNTO 0); --定义1个标准位矢量的位矢
量信号SEL,含有3个元素SIGNAL DOUT:STD_LOGIC_VECTOR(23 DOWNTO 0); --定义1个标准位矢量的位矢
量信号DOUT，有24个数组元素
BEGIN
U0: CLKGEN PORT MAP(CLK=>CLK, NEWCLK=>S0); --名字关联
U1: CNT10 PORT MAP(S0, CLR, ENA, DOUT(3 DOWNTO 0), S1);
U2: CNT10 PORT MAP(S1, CLR, ENA, DOUT(7 downto 4), S2); --位置关联
U3: CNT10 PORT MAP(S2, CLR, ENA, DOUT(11 DOWNTO 8), S3);
U4: CNT6 PORT MAP(S3, CLR, ENA, DOUT(15 DOWNTO 12), S4);
U5: CNT10 PORT MAP(S4, CLR, ENA, DOUT(19 DOWNTO 16), S5);
U6: CNT6 PORT MAP(S5, CLR, ENA, DOUT(23 DOWNTO 20));
U7: CTRLS PORT MAP(CLK2,SEL);
U8: DISPLAY PORT MAP(SEL(2 DOWNTO 0),DOUT(23 DOWNTO 0),COM(7 DOWNTO 0),SEG(7 DOWNTO 0)); --位置关联方式
END ARCHITECTURE ART;
六、实验结果及总结
（1）仿真波形
本设计包括两个层次，先进行底层的分频器CLKGEN、十进制计数器CNT10和六进制计数器CNT6的仿真，再进行顶层TIMES的仿真。
（2）管脚锁定文件
根据TIMES的电路结构图确定引脚的锁定如下图所示：
（3）系统仿真结果
CLKGEN的仿真结果如图所示：
CNT6的仿真结果如图所示：
CNT10的仿真结果如图所示：
TIMES的仿真结果如图所示：
从仿真的结果可以看出，底层的CLKGEN、CNT6、CNT10程序和顶层的TIMES程序都能实现预期功能，符合设计要求。同时从系统时序仿真结果可以看出，从输入到输出有一定的延时，这正是器件延时特性的反映。
（4）逻辑综合结果
使用Quartus Ⅱ13.0进行逻辑综合后，TIMES的RTL视图如图所示：
（5）实物仿真
DEA实验报告
实验一:数字秒表的设计实验时间:2017年10月28号
指导老师:谭会生学生姓名:马啸韬班级:电子科学与技术1503班
学号:15401700331
交通工程学院
2017年10月28号
1.实验目的:
(1)学习QuartusII/ISE Design Suite软件的基本使用方法.
(2)学习GW48系列或其他EDA实验开发系统的基本使用方法.
(3)学习VHDL程序的基本结构和基本语句的使用.
2.实验内容
设计并调试好一个计时范围为0.01~1h的数字秒表，并用GW48系列
或其他EDA实验开发系统（事先应选定拟采用的实验芯片的型号）进
行硬件验证。
3.实验条件
（1）开发软件：QuartusⅡ8.0
（2）实验设备：GW48系列EDA实验开发系统
（3）拟用芯片：EPM7128S-PL84
4.实验设计
（1）系统原理:需设计一个计时范围为0.01s~1h的数字秒表，首先需要获得一个比较精确的计时基准信号，这里是周期为1/100s的计时脉冲。其次，除了对每一个计时器需设置清零信号输入外，还需要为六个计时器设置时钟使能信号，以便作为秒表计时起、停控制开关。因此数字秒表可由一个分频器、四个十进制计数器（1/100s、1/10s、1s、1min）以及两个六进制计时器（10s、10min）组成，如图所示。
(2)VHDL源程序
①CLKGEN的VHDL源程序
--CNT9999.VHD
LIBRARY IEEE;
USE IEEE.STD_LOGIC_1164.ALL;
ENTITY CLKGEN IS
PORT(CLK: IN STD_LOGIC; --3MHZ NEWCLK: OUT STD_LOGIC); --100HZ
END ENTITY CLKGEN;
ARCHITECTURE ART OF CLKGEN IS
SIGNAL CNTER: INTEGER RANGE 0 TO 10#239999#; BEGIN
PROCESS(CLK) IS
BEGIN
IF CLK' EVENT AND CLK='1'THEN
IF CNTER=10#239999#THEN CNTER<=0;
100MHZ，计数常熟为30000
ELSE CNTER<=CNTER+1;
END IF;
END IF;
END PROCESS;
PROCESS(CNTER) IS BEGIN
IF CNTER=10#239999#THEN NEWCLK<='1';
ELSE NEWCLK<='0';
END IF;
END PROCESS;
END ARCHITECTURE ART;
②CNT6的VHDL源程序
--六进制计数模块
LIBRARY IEEE;
USE IEEE.STD_LOGIC_1164.ALL;
USE IEEE.STD_LOGIC_UNSIGNED.ALL;
ENTITY CNT6 IS
PORT(CLK: IN STD_LOGIC;
CLR: IN STD_LOGIC;
ENA: IN STD_LOGIC;
CQ: OUT STD_LOGIC_VECTOR(3 DOWNTO 0); CO: OUT STD_LOGIC);
END ENTITY CNT6;
ARCHITECTURE ART OF CNT6 IS
SIGNAL CQI: STD_LOGIC_VECTOR(3 DOWNTO 0); BEGIN
PROCESS(CLK,CLR,ENA) IS
BEGIN
IF CLR='1'THEN CQI<="0000";
ELSIF CLK'EVENT AND CLK='1'THEN
IF ENA='1'THEN
IF CQI="0101" THEN CQI<="0000";
ELSE CQI<=CQI+'1';
END IF;
END IF;
END IF;
END PROCESS;
PROCESS(CQI) IS
BEGIN
IF CQI="0000" THEN CO<='1';
ELSE CO<='0';
END IF;
END PROCESS;
CQ<=CQI;
END ARCHITECTURE ART;
③数字秒表源程序
LIBRARY IEEE;
USE IEEE.STD_LOGIC_1164.ALL;
ENTITY TIMES IS
PORT(CLR: IN STD_LOGIC;
CLK: IN STD_LOGIC;
CLK2: IN STD_LOGIC;
ENA: IN STD_LOGIC;
COM: OUT STD_LOGIC_VECTOR(7 DOWNTO 0);
SEG: OUT STD_LOGIC_VECTOR(7 DOWNTO 0)); END ENTITY TIMES;
ARCHITECTURE ART OF TIMES IS
COMPONENT CLKGEN IS
PORT(CLK: IN STD_LOGIC;
NEWCLK: OUT STD_LOGIC);
END COMPONENT CLKGEN;
COMPONENT CNT10 IS
PORT(CLK, CLR, ENA: IN STD_LOGIC;
CQ: OUT STD_LOGIC_VECTOR(3 DOWNTO 0);
CO: OUT STD_LOGIC);
END COMPONENT CNT10;
COMPONENT CNT6 IS
PORT(CLK, CLR, ENA: IN STD_LOGIC;
CQ: OUT STD_LOGIC_VECTOR(3 DOWNTO 0);
CO: OUT STD_LOGIC);
END COMPONENT CNT6;
COMPONENT CTRLS IS
PORT(CLK: IN STD_LOGIC;
SEL: OUT STD_LOGIC_VECTOR(2 DOWNTO 0));
END COMPONENT CTRLS;
COMPONENT DISPLAY IS
PORT(SEL: IN STD_LOGIC_VECTOR(2 DOWNTO 0); DATAIN: IN STD_LOGIC_VECTOR(23 DOWNTO 0);
COM: OUT STD_LOGIC_VECTOR(7 DOWNTO 0);
SEG: OUT STD_LOGIC_VECTOR(7 DOWNTO 0));
END COMPONENT DISPLAY;
SIGNAL S0: STD_LOGIC;
SIGNAL S1, S2, S3, S4, S5: STD_LOGIC;
SIGNAL SEL: STD_LOGIC_VECTOR(2 DOWNTO 0)
SIGNAL DOUT:STD_LOGIC_VECTOR(23 DOWNTO 0);
BEGIN
U0: CLKGEN PORT MAP(CLK=>CLK, NEWCLK=>S0);
U1: CNT10 PORT MAP(S0, CLR, ENA, DOUT(3 DOWNTO 0), S1);
U2: CNT10 PORT MAP(S1, CLR, ENA, DOUT(7 downto 4), S2);
U3: CNT10 PORT MAP(S2, CLR, ENA, DOUT(11 DOWNTO 8), S3);
U4: CNT6 PORT MAP(S3, CLR, ENA, DOUT(15 DOWNTO 12), S4);
U5: CNT10 PORT MAP(S4, CLR, ENA, DOUT(19 DOWNTO 16), S5);
U6: CNT6 PORT MAP(S5, CLR, ENA, DOUT(23 DOWNTO 20));
U7: CTRLS PORT MAP(CLK2,SEL);
U8: DISPLAY PORT MAP(SEL(2 DOWNTO 0),DOUT(23 DOWNTO 0),COM(7 DOWNTO 0),SEG(7 DOWNTO 0));
END ARCHITECTURE ART;
（3）管脚锁定文件，选择合适实验电路结构图确定引脚的锁定。
5.实验结果和总结（1）系统仿真情况：CLKGEN：
TIMES：
INT6：
INT10：
（2）实物仿真情况：
（3）使用QuartusⅡ8.0进行逻辑综合后，TIMES的RTL视图如图所示。
4.实验过程中出现的问题及解决办法
在打代码的过程中错误较多，出现标点符号少了的现象，在编辑过程中有些VHDL源程序要根据实验要求进行更改，没有完全修改，导致编译出错。通过这次实验也使我更加了解了QUARTUS Ⅱ的使用方法
2.实验目的:
(4)学习QuartusII/ISE Design Suite软件的基本使用方法.
(5)学习GW48系列或其他EDA实验开发系统的基本使用方法.
(6)学习VHDL程序的基本结构和基本语句的使用.
2.实验内容
设计并调试好一个计时范围为0.01~1h的数字秒表，并用GW48系列或其他EDA实验开发系统（事先应选定拟采用的实验芯片的型号）进行硬件验证。
4.实验条件
（4）开发软件：QuartusⅡ8.0
（5）实验设备：GW48系列EDA实验开发系统
（6）拟用芯片：EPM7128S-PL84
4.实验设计
（1）系统原理:需设计一个计时范围为0.01s~1h的数字秒表，首先需要获得一个比较精确的计时基准信号，这里是周期为
1/100s的计时脉冲。其次，除了对每一个计时器需设置清零
信号输入外，还需要为六个计时器设置时钟使能信号，以便作为秒表计时起、停控制开关。因此数字秒表可由一个分频器、四个十进制计数器（1/100s、1/10s、1s、1min）以及两个六进制计时器（10s、10min）组成，如图所示。
(2)VHDL源程序
①CLKGEN的VHDL源程序
--CNT9999.VHD
LIBRARY IEEE;
USE IEEE.STD_LOGIC_1164.ALL;
ENTITY CLKGEN IS
PORT(CLK: IN STD_LOGIC; --3MHZ信号输入 NEWCLK: OUT STD_LOGIC); --100HZ计时时钟信号输出
END ENTITY CLKGEN;
ARCHITECTURE ART OF CLKGEN IS
SIGNAL CNTER: INTEGER RANGE 0 TO 10#239999#; --十进制计数预置数
BEGIN
PROCESS(CLK) IS
BEGIN
IF CLK' EVENT AND CLK='1'THEN
IF CNTER=10#239999#THEN CNTER<=0; --3MHZ信号变为100MHZ，计数常熟为30000
ELSE CNTER<=CNTER+1;
END IF;
END IF;
END PROCESS;
PROCESS(CNTER) IS --计数
电子科技大学《数字秒表课程设计》 姓名: xxx 学号： 学院： 指导老师：xx
摘要 EDA技术作为电子工程领域的一门新技术，极大的提高了电子系统设计的效率和可靠性。文中介绍了一种基于FPGA在ISE10.1软件下利用VHDL语言结合硬件电路来实现数字秒表的功能的设计方法。采用VHDL硬件描述语言，运用ModelSim等EDA仿真工具。该设计具有外围电路少、集成度高、可靠性强等优点。通过数码管驱动电路动态显示计时结果。给出部分模块的VHDL源程序和仿真结果,仿真结果表明该设计方案的正确,展示了VHDL语言的强大功能和优秀特性。 关键词：FPGA, VHDL, EDA, 数字秒表
目录 第一章引言 (4) 第二章设计背景 (5) 2.1 方案设计 (5) 2.2 系统总体框图 (5) 2.3 -FPGA实验板 (5) 2.4 系统功能要求 (6) 2.5 开发软件 (6) 2.5.1 ISE10.1简介 (6) 2.5.2 ModelSim简介 (6) 2.6 VHDL语言简介 (7) 第三章模块设计 (8) 3.1 分频器 (8) 3.2 计数器 (8) 3.3 数据锁存器 (9) 3.4 控制器 (9) 3.5 扫描控制电路 (10) 3.6 按键消抖电路 (11) 第四章总体设计 (12) 第五章结论 (13) 附录 (14)
第一章引言 数字集成电路作为当今信息时代的基石，不仅在信息处理、工业控制等生产领域得到普及应用，并且在人们的日常生活中也是随处可见，极大的改变了人们的生活方式。面对如此巨大的市场，要求数字集成电路的设计周期尽可能短、实验成本尽可能低，最好能在实验室直接验证设计的准确性和可行性，因而出现了现场可编程逻辑门阵列FPGA。对于芯片设计而言，FPGA的易用性不仅使得设计更加简单、快捷，并且节省了反复流片验证的巨额成本。对于某些小批量应用的场合，甚至可以直接利用FPGA实现，无需再去订制专门的数字芯片。文中着重介绍了一种基于FPGA利用VHDL硬件描述语言的数字秒表设计方法，在设计过程中使用基于VHDL的EDA工具ModelSim对各个模块仿真验证，并给出了完整的源程序和仿真结果。
“秒表测时”实验报告 一、实验任务 利用秒表对电脑主机主要元件装配作业进行测时，计算标准时间 二、实验目的 1、掌握秒表测时技术； 2、掌握标准时间的制定原理、方法、程序和步骤； 3、学会正确划分各测时单元及其计时点，并学会确定正确的宽放率； 4、掌握必要的软件工具。 三、实验原理 1、秒表测时的定义 2、秒表测时的用途 3、测时单元的划分 四、实验设备、仪器、工具及资料 1、电脑主机 2、计算机 3、装拆工具、笔、纸、记录表格 4、秒表、计算器 五、实验过程 1、实验分组，每四人一组，两人负责装配产品，两人负责观测记录 2、收集资料，实验准备，布置工作地 3、划分操作单元，确定计时点 4、测时 采用连续法记录时间研究，在现场记录时用铅笔填写秒表读数“W.R”，见附件：时间研究表（一）。计算基本时间“B.T”。 4、填写时间研究表（二），剔除异常值，用三倍标准法决定正常值范围（正常值范围在x±3σ内）。 5、决定宽放时间 取宽放率为：15%。宽放时间=正常时间×宽放率
6、计算标准时间：标准时间=平均操作时间×评比系数+宽放时间 六、整理时间研究表（一）和时间研究表（二） 时间研究表（一）（现场记录）
时间研究表（二）（统计表）
七、绘制管制界限图 对每一个操作单元进行异常值剔除，选取其中一个操作单元绘制其管制界限图 1、剔除异常值 （1）、操作单元1： n X X n i i ∑== 1 11（其中n=8） 计算得69.71=X n X X n i i ∑=-= 1 2 111)(σ 计算得=1σ 1.48 正常值为σ3±X 之内，即在（3.25，12.13）之间，所以操作单元1无异常值 （2）、操作单元2： n X X n i i ∑== 1 22（其中n=8） 计算得=2X 6.79 n X X n i i ∑=-= 1 2 222)(σ 计算得=2σ0.28 正常值为σ3±X 之内，即在（5.95，7.63）之间，所以操作单元2无异常值 （3）、操作单元3： n X X n i i ∑== 1 33（其中n=8） 计算得=3X 6.42 n X X n i i ∑=-= 1 2 333)(σ 计算得=3σ0.32 正常值为σ3±X 之内，即在（5.46，7.38）之间，所以操作单元3无异常值 （4）、操作单元4： n X X n i i ∑== 1 44（其中n=8） 计算得=4X 6.55 n X X n i i ∑=-= 1 2 444)(σ 计算得=4σ0.90
数字式秒表实验报告 摘要 本次设计任务是设计一个数字式秒表 经查阅资料后我把实验分为1.脉冲产生部分。2.电路控制部分。3.计数部分4.译码部分。5显示部分。 脉冲产生部分我选择555多谐振荡器，产生100Hz的脉冲。经参考资料，电路控制部分：启动和暂停控制开关使用由RS触发器组成的无抖动开关。 使用74ls160计数器计数，7447译码器驱动共阳极七段显示器。 实验要求 1.秒表最大计时值为99分59.99秒； 2. 6位数码管显示，分辨率为0.01秒； 3 .具有清零，启动计时，暂停及继续计数等控制功能； 4.控制操作间不超过二个。 实验分析 数字式秒表，所以必须有一个数字显示。按设计要求，须用七段数码管来做显示器。题目要求最大记数值为99，59，99，那则需要六个数码管。要求计数分辨率为0.01秒，并且需要相应频率的信号发生器。 选择信号发生器时，有两种方案：一种是用晶体震荡器，另一种方案是采用集成电路555定时器与电阻和电容组成的多谐振荡器。经过查询资料，555多谐振荡器性能稳定，故采用555多谐振荡器。 数字式秒表是一个频率（100HZ）进行计数的计数电路。由于数字式秒表计数的需要，故需要在电路上加一个控制电路，该控制电路清零、启动计时、暂停及继续计数等控制功能，同时100HZ的时间信号必须做到准确稳定。数字电子钟的总体图如图所示。由图可见，
数字电子钟由以下几部分组成：555振荡器秒脉冲发生器，防抖开关；秒表控制开关；一百进制秒、分计数器、六十进制秒计数器；以及秒、分的译码显示部分等 七段显示器 译码器译码器译码器 100进制计数器 60进制计数器 100进制计数器 控制开关 555多谐振器 1． 555构成的多谐振荡器 555构成的多谐振荡器电路图
实 验 报 告 系别 信工系 专业 班级 姓名 学号 简易秒表设计 实验目的： 1、 熟悉Keil C51软件的使用方法及proteus 仿真软件的使用； 2、 综合运用所学的理论知识（数码管、按键），通过实践加强对所学知识的理解，具备设计单片机应用系统的能力。 3、 通过本次试验，增强自己的动手能力。认识单片机在日常生活中的应用的广泛性，实用性。 设计要求： 制作简易秒表，用三个按键分别实现秒表的启动、停止与复位，利用两位共阴级的数码管显示时间。 设计思路： 硬件设计：数码管部分采用2位共阴极的数码管，在P0口接上拉电阻，公共端低电平扫描。按键电路部分，将按键一侧与单片机任一I/O 口相连。 软件设计：模块化思想，使用定时器T0的工作方式1，编写显示子程序，延时子程序，初始化程序，主程序设计时注意按键消抖。 原理图： XTAL218XTAL119ALE 30EA 31PSEN 29RST 9P0.0/AD0 39P0.1/AD1 38P0.2/AD2 37P0.3/AD3 36P0.4/AD4 35P0.5/AD5 34P0.6/AD6 33P0.7/AD7 32P1.01P1.12P1.23P1.34P1.45P1.56P1.6 7P1.7 8P3.0/RXD 10P3.1/TXD 11P3.2/INT0 12P3.3/INT1 13P3.4/T0 14P3.7/RD 17P3.6/WR 16P3.5/T1 15P2.7/A15 28P2.0/A8 21P2.1/A9 22P2.2/A10 23P2.3/A11 24P2.4/A12 25P2.5/A13 26P2.6/A14 27U1AT89C51C1 1nF C21nF R110k C31uF 234567891 RP1 RESPACK-8 源代码： #include<>
EDAⅡ实验报告 --多功能数字钟 学院专业: 学生学号: 指导老师:蒋立平 交稿时间:2012年3月25日
摘要 本实验借助于quartusⅡ软件设计一个多功能的数字时钟，具有24小时计时、星期显示、保持、清零、校分校时校星期、整点报时等基本功能，并在此基础上添加了闹钟、音乐闹钟、秒表等附加功能。同时，留有万年历的接口可以方便的进行扩展。.利用quartusⅡ进行相应的设计、仿真、调试，最后下载到SmartSOPC实验系统上验证设计的正确性。 关键词：多功能数字时钟，quartusⅡ,计时，星期显示，整点报时，闹钟，秒表 ABSTRACT This experiment is to design a multifunctional digital clock with quartus Ⅱ.The multifunctional digital clock has varities of the functions like 24-hour timer,week,keeping,clearing zero,adjusting time and chime on integral hour .It also include additional functions such as alarm clock,stopwatch and so on.At the sametimes,it can be added calendar.we designed and simulated with quartusⅡ.Finally downloaded it to the experiment platform to test. Key words:multifunctional digital clock,quartusⅡ,time,week,chime on integral hour, alarm clock,stopwatch
实验三：秒表实验报告 一、实验目的 1、了解74ls273的工作原理； 2、看懂8086工作的时序图，并且掌握8086总线的技术； 3. 通过此实验，熟悉protues7.9的基本操作和工作环境以及MASM32文件的建立与运行； 二、实验原理 用74ls273扩展IO口，通过片选信号和写信号奖数据总线上的值锁存在273中，同时在273的输出端口输出，当数据总线上的值撤销以后，由于74ls273能够锁存信号，所以273的输出端保持不变，直到下次有新的数据被锁存，通过按键可以控制数据的变化，cpu根据按键变化控制输出，通过总线就可以控制数码管的变化，显示出秒表的效果。 3、实验步骤 1、根据实验目的及内容在proteus画出电路图，如下图所示 2、画好电路图后用汇编软件，按要求写出实验代码，代码如下: .MODEL SMALL .8086 .stack .code
.startup MOV DX,0200H LOOP0: MOV BL,SEC AND BX,000FH MOV SI,BX MOV AL,SITUATION[SI] MOV BL,SEC AND BX,00F0H MOV CL,4 SHR BX,CL MOV SI,BX MOV AH,SITUATION[SI] OUT DX,AX CALL DELAY MOV AL,SEC ADD AL,1 DAA MOV SEC,AL CMP SEC,60H JB LOOP0 MOV SEC,0 JMP LOOP0 DELAY PROC NEAR PUSH BX PUSH CX MOV BX,50 DEL1: MOV CX,5882 DEL2: LOOP DEL2 DEC BX JNZ DEL1 POP CX POP BX RET DELAY ENDP .data SEC DB 00H
电子技术课程设计 报告 设计题目：电子秒表 院（部）：物理与电子信息学院 专业班级：电子信息工程 学生姓名: 学号: 指导教师: 摘要
秒表应用于我们生活、工作、运动等需要精确计时的方面。它由刚开始的机械式秒表发展到今天所常用的数字式秒表。秒表的计时精度越来越高，功能越来越多，构造也日益复杂。 本次数字电路课程设计的数字式秒表的要求为：显示分辨率为1s/100，外接系统时钟频率为100KHz；计时最长时间为60min，五位显示器，显示时间最长为59m59.99s；系统设置启／停键和复位键。复位键用来消零，做好计时准备、启／停键是控制秒表起停的功能键。 针对上述设计要求，先前往校图书馆借阅了大量的数字电路设计方面的书籍，以及一本电子元件方面的工具书，以待查阅各种设计中所需要的元件。其次安装并学习了数字电路设计中所常用的Multisim仿真软件，在课程设计过程的电路图设计与电路的仿真方面帮助我们发现了设计电路方面的不足与错误之处。 关键字：555定时器十进制计数器六进制计数器多谐振荡器
目录 1.选题与需求分析 (1) 1.1设计任务 (1) 1.2 设计任务 (1) 1.3设计构思 (1) 1.4设计软件 (2) 2.电子秒表电路分析 (3) 2.1总体分析 (3) 2.2电路工作总体框图 (3) 3.各部分电路设计 (4) 3.1启动与停止电路 (4) 3.2时钟脉冲发生和控制信号 (4) 3.3 设计十进制加法计数器 (6) 3.4 设计六进制加法计数器 (7) 3.5 清零电路设计 (8) 3.7 总体电路图： (10) 4 结束语与心得体会 (12)
『EDA设计II』 课程实验报告 姓名 学号 学院 指导教师 时间 2011年 05月
多功能数字钟 摘要：本实验利用Quartus II软件设计多功能数字钟并下载到Smart SOPC实验系统，实现校分、校时、清零、保持和整点报时等多种基本功能，以及闹钟等附加功能。本实验首先通过Quartus II 软件对各模块进行原理图设计，并进行仿真调试，最后下载至实验平台验证其功能。 关键词：多功能数字钟Quartus II软件仿真封装校分校时清零保持整点报时闹钟 Abstract：The experiment is to design a multi-purpose digital clock by Quartus II and then download to the test system of Smart SOPC. It can realize many functions such as minute adjusting, hour adjusting, resetting, keeping and reporting time on integral hour. Apart from this, it can also be used as a alarm clock. First of all, we design the schematic diagram of every part. In addition, we simulate through Quartus II. At last, we download it to the tests platform and test the function. Key words：multi-purpose digital clock Quartus II simulate seal minute- adjusting hour adjusting resetting keeping reporting time on integral hour alarm clock
实验九电子秒表 一、实验目的 1、学习数字电路中基本ＲS触发器、单稳态触发器、时钟发生器及计数、译码显示 等单元电路的综合应用。 ２、学习电子秒表的调试方法。 二、实验原理 图形１７－１为电子秒表的电原理图。按功能分成四个单元电路进行分析。 １、基本RＳ触发器 图形１7-1中单元I为用集成与非门构成的基本RＳ触发器。属低电平直接触发的触发器，有直接置位、复位的功能。 它的一路输出Ｑ作为单稳太触发器的输入,另一跟路输出Q作为与非门5的输入控制信 号。按动按钮开关K2(接地)，则门1输出＝１；门2输出Q=０,Ｋ2复位后Q、状态保持不变。再按动按钮开关K1；则Q由0变为１,门5开启,为计数器启动作为准备。 由1变０,启动单稳态触发器工作。 基本RS触发器在电子秒表中的职能是启动和停止秒表的工作。 ２、单稳态触发器 图１7-1中单元II为用集成与非门构成的微分型单稳态触发器，图17－２为各点波形图。 单稳态触发器的输入触发脉冲信号V1由基本RＳ触发器端提供,输出负脉冲Ｖ0通过非门加到计数器的清除端R。 静态时，门4应处于截止状态，故电阻R必须小于门的关门电阻R OFＦ。定时元件RC取值不同，输出脉冲宽度也不同。当触发脉冲宽度小于输出脉冲宽度时,可以省去输入微分电路的RＰ和C P。 单稳态触发器在电子秒表中的职能是为计数器提供清零信号。 图1７-1 电子秒表原理图 3时钟发生器
图1７-１中单元IＩＩ为用５55定时器构成的多谐振荡器,是一种性能较好的时钟源。 调节电位器ＲW，使在输出端3获得频率为5０ＨZ的矩形波信号，当基本ＲS触发器Ｑ＝1时，门5开启,此时50HＺ脉冲信号通过门5作为计数脉冲加于计数器①的计数输入端CP２。 ３、计数及译码显示 二—五—十进制加法计数器74LS9０构成电子秒表的计数单元,如图１7—1中单元IV所示。其中计数器①接成五进制形式,对频率为50HＺ的时钟脉冲进行五分频,在输出端QD 取得周期为0.1S的矩形波脉冲,作为计数器②的时钟输入。计数器②及计数器③接成84２1码十进制形式,其输出端与实验装置上译码显示单元的相应输入端连接，可显示０.1~0.9秒；1~9．９秒计时。 注：集成异步计数器74ＬS9０ 7４LS９0是异步二—五—十进制加法计数器,它既可以作二进制加法计数器,又可以作五进制和十进制加法计数器。 图17—３为74LS９0引脚排列,表17—1为功能表。 通过不同的连接方式,7４LS9０可以实现四种不同的逻辑功能;而且还右借助R０（1）、R0(2)对计数器清零,借助S９(1）、S9(２)将计数器置9。其具体功详述如下: （1）计数脉冲从CP1输入,Q A作为输出端,为二进制计数器。 （2）计数脉冲从CＰ2输入,Q D Q L Q H作为输出端，为异步五进制加法计数器。 （3）若将CP2和ＱA相连，计数脉冲由CP1输入,Q D、Q C、Q B、Q A作为输出端,则构成异步84２1码十进制加法计数器。 （4）若将CＰ１与QＤ相连,计数脉冲由CP２输入,Q A、Q D、QＣ、QＢ作为输出端,则构成异步54２1码十进制加法计数器。 （5）清零、置9功能。 a)异步清零 当R０(1）、R0（2）均为“1”;Ｓ9(1)、Ｓ9（2)中有“0”时,实现异步清零功能，即Q D ＱC QＢＱA＝００00。 b)置9功能 当S９（１）、S9(2）均为“1”;R0（1）、R0（2）中有“0”时,实现置9功能，即Q D Q C ＱB QＡ =1０01． 表１7-１
数字钟 一、任务解析 用Verilog硬件描述语言设计数字钟，实现： 1、具有时、分、秒计数显示功能，以二十四小时循环计时。 2、具有调节小时，分钟的功能,调整时对应的数字闪烁。 3、具有整点报时及闹铃时间可调的功能。 4、数字钟具有四种模式：正常显示、时间调整、闹铃时间调整、秒表。 二、方案论证 没有闹铃功能 三、重难点解析 选择模式：module beii(clr,selin_key,beii_out); input clr,selin_key; output [1:0]beii_out; wire [1:0]beii_out; reg [1:0]selout_key; always@(negedge clr or posedge selin_key) begin if(!clr) selout_key=0; else begin if(selout_key==2) selout_key=0; else selout_key=selout_key+1;end end assign beii_out=selout_key; endmodule
头文件中： module clk_top(clr,clk,upkey,downkey,sel,a,b,c,d,e,f,g,p,clr_key,selin_key); clr:清零clk：50M时钟 upkey：向上调downkey：向下调 clr_key：恢复初始状态selin_key：模式选择 四、硬件资源分配 60进制module mycnt60(clr,clk,upkey,downkey,selout,q,c); input clk,clr,upkey,downkey;//upkey为加按键 input [1:0] selout; output[7:0] q;//60进制输出 output c;//进位溢出位 reg c; reg[7:0] q; wire new_clk1,ckb,ckc,ckd,cko; assign new_clk1=clk|((!selout[0]&selout[1])&(upkey|downkey)); LCELL AA(new_clk1,ckb);//信号延迟 LCELL BB(ckb,ckc); LCELL CC(ckc,ckd); LCELL DD(ckd,cko); initial c=0; always @(posedge cko or negedge clr )begin if(!clr) q=8'h00; else begin if(selout==2) begin if(upkey)begin if(q==8'h59) q=8'h00; else if(q==8'h?9) q=q+4'h7; else q=q+1; end else if(downkey)begin if(q==8'h00) q=8'h59; else if(q==8'h?0) q=q-4'h7; else q=q-1; end
安徽科技学院机电与车辆工程学院 《电子电路课程综合实训》 验收材料 题目: 电子秒表 姓名(学号) 胡斌1609110208 李绪1609110214 王增龙1609110227 段鑫鹏 专业: 电气工程及其自动化 班级: 112班 指导教师：叶爱芹 2013 年 12 月 29日
目录 第一章单片机课程设计任务书 (1) 一、目的意义 (1) 二、设计时间、地点和班级 (1) 三、设计内容 (1) 四、参考电路图形 (2) 五、单片机的相关知识 (3) 第二章硬件设计 (5) 一、单片机简介 (5) 二、电源电路 (5) 三、晶振振荡电路 (5) 四、复位电路 (5) 五、显示电路 (6) 六、键盘电路 (6) 七、硬件主电路图设计 (7) 八、元件清单 (7) 第三章软件设计 (8) 一、软件设计概述 (8) 二、主程序流程图 (8) 三、程序中各函数设计 (8) 四、C语言主程序设计 (10) 第四章课程设计体会 (13) ..
五、单片机相关知识 本课题在选取单片机时，充分借鉴了许多成形产品使用单片机的经验，并根据自己的实际情况，选择了AT89C51。 AT89C51单片机采用40引脚的双列直插封装方式。图1.2为引脚排列图，40条引脚说明如下： 主电源引脚Vss和Vcc ①Vss接地 ②Vcc正常操作时为+5伏电源 外接晶振引脚XTAL1和XTAL2 ①XTAL1内部振荡电路反相放大器的输入端，是外接晶体的一个引脚。当采用外部振荡器时，此引脚接地。 ②XTAL2内部振荡电路反相放大器的输出端。是外接晶体的另一端。当采用外部振荡器时，此引脚接外部振荡源。 图1.2 AT89C51单片机引脚图 控制或与其它电源复用引脚RST/VPD，ALE/PROG，PSEN和EA/Vpp ①RST/VPD 当振荡器运行时，在此引脚上出现两个机器周期的高电平（由低到高跳变），将使单片机复位在Vcc掉电期间，此引脚可接上备用电源，由VPD向内部提供备用电源，以保持内部RAM中的数据。 ②ALE/PROG正常操作时为ALE功能（允许地址锁存）提供把地址的低 字节锁存到外部锁存器，ALE 引脚以不变的频率（振荡器频率的1/6）周期性地发出正脉冲信号。因此，它可用作对外输出的时钟，或用于定时目的。但要注意，每当访问外部数据存储器时，将跳过一个ALE脉冲，ALE 端可以驱动（吸收或输出电流）八个LSTTL电路。对于EPROM型单片机，在EPROM编程期间， 此引脚接收编程脉冲（PROG功能）
淮阴工学院 《数字电子技术》课程实验期末考核 2014-2015学年第2学期实验名称：电子秒表电路的设计 班级： 学号： 姓名： 学院：电子与电气工程学院 专业：自动化 系别：自动化 指导教师：《数字电子技术》实验指导教师组成绩： 2015年07月
电子秒表电路的设计 一、实验目的 1 .学习数字电路中基本RS 触发器、单稳态触发器、时钟发生器及计数、译码显示等单元电路的综合应用。 2 .学习电子秒表的调试方法。 二、实验原理 图11 －1 为电子秒表的电原理图。按功能分成四个单元电路进行分析。
1.基本RS 触发器 图11 －1 中单元I 为用集成与非门构成的基本RS 触发器。属低电平直接触发的触发器，有直接置位、复位的功能。 它的一路输出作为单稳态触发器的输入，另一路输出Q 作为与非门5 的输入控制信号。 按动按钮开关K 2（接地），则门1 输出＝1 ；门2 输出Q ＝0 ，K 2 复位 后Q 、状态保持不变。再按动按钮开关K 1 , 则Q 由0 变为1 ，门5 开启, 为计数器启动作好准备。由1 变0 ，送出负脉冲，启动单稳态触发器工作。 基本RS 触发器在电子秒表中的职能是启动和停止秒表的工作。 2. 时钟发生器 图11 －1 中单元Ⅲ为用555 定时器构成的多谐振荡器，是一种性能较好的 时钟源。 调节电位器 R W ，使在输出端3 获得频率为50HZ 的矩形波信号，当基本RS 触发器Q ＝1 时，门5 开启，此时50HZ 脉冲信号通过门5 作为计数脉冲加于 计数器①的计数输入端CP 2 。
图11-2 单稳态触发器波形图图11－3 74LS90引脚排列 3.计数及译码显示 二—五—十进制加法计数器74LS90 构成电子秒表的计数单元，如图11 －1 中单元Ⅳ所示。其中计数器①接成五进制形式，对频率为50HZ 的时钟 取得周期为0.1S 的矩形脉冲，作为计数器②的脉冲进行五分频，在输出端Q D 时钟输入。计数器②及计数器③接成8421 码十进制形式，其输出端与实验装置上译码显示单元的相应输入端连接，可显示0.1 ～0.9 秒；1 ～9 秒计时。 注：集成异步计数器74LS90 74LS90 是异步二—五—十进制加法计数器，它既可以作二进制加法计数器，又可以作五进制和十进制加法计数器。
EDA数字时钟电工电子实习 实验报告 姓名 班级 学号20
一、实验目的： 1、掌握多位计数器相连的设计方法。 2、掌握十进制、六十进制和二十四进制计数器的设计方法。 3、巩固数码管的驱动原理及编程方法。 4、掌握CPLD技术的层次化设计方法。 二、实验要求： 基本要求：具有时、分、秒计数显示功能，以二十四小时循环计时。 扩展要求：具有整点报时功能。 三、实验原理： 计数时钟由模60秒计数器、模60分计数器、模24小时计数器、蜂鸣器（用于整点报时）、分/时设定模块、输出显示模块构成，秒计数模块的进位输出为分钟计数模块的进位输入，分钟计数模块的进位输出为小时计数模块的进位输入。 74163功能简介：
图1 图2 由图1可知，74163的脉冲上升沿的时候工作。 四、实验过程
1.模60计数器（如图3） 图3 由74163实现计数功能，第一片74163实现10进制，即做0-9的循环，9即二进制的1001，化简可得当q[0]与q[3]同时为1的时候进行清零。第二片74163实现6进制，即做0-5的循环，5即二进制的111，化简可得当q[4]与q[6]同时为1的时候进行清零，同时第一片74163的进位端作为第二片的脉冲端。这样就可实现60进制。60进制计数器用于秒计数器和分计数器，秒个位的进位端作为秒十位的脉冲端秒十位的进位端作为分个位的脉冲端，分个位的进位端作为分十位的脉冲端。 2.模24计数器（如图4） 图4 分十位的进位端作为时个位的脉冲端，时个位的进位端作为时十位的脉冲端。因为24进制的特殊性，当十位是0和1的时候，个位做十进制循环，即0-9，9的二进制为1001；当十位是2的时候，个位做0-3的循环。而十位做0-2的循环。2的二进制为0010,3的二进制为0011。所以第一片74163不仅要在q[14]与q[17]同时为1的时候清零，还要在第二片74163的q[19]、第一片的q[14]、q[15]同时为1（即23时）做清零。第二片是3进制，在q[19]=1的时候进行清零。
EDA实验报告 数字秒表的设计 指导老师：谭会生 班级：电技1503 学号： ：博 交通工程学院 2017.10.28
实验二数字秒表电路的设计 一、实验目的 1.学习Quartus Ⅱ软件的使用方法。 2.学习GW48系列或其他EDA实验开发系统的基本使用方法。 3.学习VHDL程序的基本结构和基本语句的使用。 二、实验容 设计并调试一个计时围为0.01s~1h的数字秒表，并用GW48系列或其他EDA实验开发系统进行硬件验证。 三、实验要求 1.画出系统的原理框图，说明系统中各主要组成部分的功能。 2.编写各个VHDL源程序。 3.根据系统的功能，选好测试用例，画出测试输入信号波形或编好测试程序。 4.根据选用的EDA实验开发装置偏好用于硬件验证的管脚锁定表格或文件。 5.记录系统仿真，逻辑综合及硬件验证结果。 6.记录实验过程中出现的问题及解决方法。 四、实验条件 1.开发软件：Quartus Ⅱ13.0. 2.实验设备：GW48系列EDA实验开发系统。 3.拟用芯片：EP3C55F484C7 五、实验设计 1.设计思路 要设计一个计时为0.01S~1h的数字秒表，首先要有一个比较精确的计时基准信号，这里是周期为1/100s的计时脉冲。其次，除了对每一个计数器需要设置清零信号输入外，还需为六个技术器设置时钟使能信号，即计时允许信号，以便作为秒表的计时起、停控制开关。因此数字秒表可由一个分频器、四个十进制计数器以及两个六进制记数器组成，如图1所示。
系统原理框图 2.VHDL程序 （1）3MHz→100Hz分频器的源程序CLKGEN.VHD LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; ENTITY CLKGEN IS PORT(CLK: IN STD_LOGIC; --3MHZ信号输入 NEWCLK: OUT STD_LOGIC); --100HZ计时时钟信号输出 END ENTITY CLKGEN; ARCHITECTURE ART OF CLKGEN IS SIGNAL CNTER: INTEGER RANGE 0 TO 10#239999#; --十进制计数预置数 BEGIN PROCESS(CLK) IS BEGIN IF CLK' EVENT AND CLK='1'THEN IF CNTER=10#239999#THEN CNTER<=0; --3MHZ信号变为100MHZ，计数常熟为30000 ELSE CNTER<=CNTER+1; END IF; END IF; END PROCESS; PROCESS(CNTER) IS --计数溢出信号控制 BEGIN IF CNTER=10#239999#THEN NEWCLK<='1'; ELSE NEWCLK<='0';
电工电子综合试验——数字计时器实验报告 学号： 姓名： 学院： 专业：通信工程
目录 一，实验目的及要求 二，设计容简介 四，电路工作原理简述 三，设计电路总体原理框图五，各单元电路原理及逻辑设计 1. 脉冲发生电路 2. 计时电路和显示电路 3. 报时电路 4. 较分电路 六引脚图及真值表
七收获体会及建议 八设计参考资料 一，实验目的及要求 1，掌握常见集成电路实现单元电路的设计过程。 2，了解各单元再次组合新单元的方法。 3，应用所学知识设计可以实现00’00”—59’59”的可整点报时的数字计时器 二，设计容简介： 1，设计实现信号源的单元电路。（ KHz F Hz F Hz F Hz F1 4 , 500 3 , 2 2 , 1 1≈ ≈ ≈ ≈ ） 2，设计实现00’00”—59’59”计时器单元电路。 3，设计实现快速校分单元电路。含防抖动电路（开关k1,频率F2,校分时秒计时器停止）。4，加入任意时刻复位单元电路（开关K2）。 5，设计实现整点报时单元电路（产生59’53”,59’55”,59’57”,三低音频率F3,59’59”一高音频率F4）。 三，设计电路总体原理框图 设计框图： 四，电路工作原理简述 电路由振荡器电路、分频器、计数器、译码器、显示器、校时电路和报时电路组成。振荡器产生的脉冲信号经过十二级分频器作为秒脉冲，秒脉冲送入计数器，计数器通过“时”、“分”、“秒”译码器显示时间，将分秒计时器分开，加入快速校分电路与防抖动电路，并控制秒计
时器停止工作。较分电路实现对“分”上数值的控制，而不受秒十位是否进位的影响，在60进制控制上加入任意时刻复位电路。报时电路通过1kHz或2kHz的信号和要报时的时间信号进行“与”的运算来实现的顶点报时的，通过两个不同频率的脉冲信号使得在不同的时间发出不同的声响。 五，各单元电路原理及逻辑设计 （1）脉冲发生电路 脉冲信号发生电路是危机时期提供技术脉冲，此次实验要求产生1HZ的脉冲信号。用NE555集成电路和CD4040构成。555定时器用来构成多谐振荡器，CD4040产生几种频率为后面电路使用。 实验电路如下（自激多谐振荡电路,周期矩形波发生电路） 震荡周期T=0.695(R1+2*R2)C，其中R1=1KΩ，R2=3KΩ，C=0.047uf，计算T=228.67*10-6 s ，f=4373.4Hz产生的脉冲频率为4KHz,脉冲信号发生电路 和CD4040连接成如图所示的电路，则从Q12输出端可以得到212分频信号F1,即1Hz的信号，Q11可以得到F2即2Hz的信号提供给D触发器CP和校分信号，Q3输出分频信号500Hz，Q2输出1KHz提供给报时电路 二，秒计时电路 应用CD4518及74LS00可以设计该电路，CD4518是异步清零，所以在进行分和秒十位计数的时候，需要进行清零，而在个位计数的时候不需要清零。所以Cr2=2QcQb,Cr4=4Qc4QB。当秒个位为1001时，秒十位要实现进位，此时需要EN2=1Qd，同理分的个位时钟EN3=2Qc，分十位时钟端EN4=3Qd。因此，六十进制计数器逻辑电路如下图所示
目录 1.设计思路—————————————————————（3） 1.1总体结构——————————————————（3） 2.方案论证与选择——————————————————（3） 3.单元模块设计部分—————————————————（3）3.1 CNT10 模块的设计———————————————（4）3.2 CNT6 模块的设计———————————————（5）3.3 CNT101模块的设计———————————————（6）3.4 CNT61模块的设计———————————————（7） 3.5 CNT23模块的设计———————————————（8） 4.系统仿真—————————————————————（9） 4.1数字钟的引脚锁定———————————————（9） 4.2数字钟原理图————————————————（12） 4.3数字钟仿真图————————————————（10） 4.4数字钟编译报告———————————————（11） 5.参考文献————————————————————（13）
EDA数字钟设计 中文摘要： 数字钟学习的目的是掌握各类计数器及它们相连的设计方法；掌握多个数码管显示的原理与方法；掌握FPGA技术的层次化设计方法；掌握用VHDL语言的设计思想以及整个数字系统的设计。此数字钟具有时，分，秒计数显示功能，以24小时为计数循环；能实现清零，调节小时，分钟以及整点报时的功能。 关键词：数字钟，计数器，，FPGA,VHDL 1.设计思路 基于VHDL语言，用Top—To--Down的思想进行设计。 1.1 确定总体结构，如图1-1所示。 图1-1 2. 方案论证与选择 方案：设置小时和分，输出整点报时信号和时，分，秒信号。方案采用自顶向下的设计方法，它由秒计数模块，分计数模块，小时计数模块和顶层模块四部分组成。 3. 单元模块设计部分 RES是整个系统的复位键，低电平有效，复位时，各个输出都为零，时间显示0时0分0秒；clk是输入时钟，提供秒信号，上升沿触发，每出发一次，时间增加一秒；HRTMP,MIN10TMP,MINTMPKEYI可以分别设置小时位，10分位，分位，起到调时的作用，高电平有效，有效时，每来一个CLK时钟（1s），所对应的位都将以各自的计数循环； RING是整点报时。
数字钟的设计实验报告 一、实验目的 1) 学习掌握数字钟的设计方法 2) 学习较复杂的数字系统设计方法 3) 了解数字钟的组成及工作原理 二、设计指标 1) 时间以 24 小时为一个周期 2) 显示时、分、秒 3) 有校时功能，可以分别对时及分进行单独校时，使其校正到标准时间 4) 计时过程具有报时功能，当时间到达整点前 5 秒进行蜂鸣报时 三、实验原理 时标信号的频率由振荡器产生，由于及时最小单位是0.1s ，所以时 标信号经分频器后输出频率为10Hz 的秒脉冲clk 。 在无校准信号作用时，整个电路处于正常的计数状态。时，分，秒计 数器采用同步计数方式，其时钟脉冲端均接由分频器输出地时钟信号clk 。en 为计数使能端，高电平有效。秒计数的端en 始终为高电平，所以每来一个秒脉冲clk ，秒计数器计一个数，当秒计数器到六十时，其进位输出端co 输出高电平产生进位，使分计数器的使能端en 有效，每来一个分脉冲clk ，分计数器计一个数，这就意味着满60s 进1min;当秒计数器和分计数器到60，其相应的秒计数器的进位co 和分计数器的进位co 同时输出高电平使小时计数器的使能端en 有效时，每来一个计数脉冲，小时计数器计一个数。 四、实验内容 数字钟是数字电路中的一个典型应用，本设计实现数字钟的一些基本功能。能进行正常的时、分、秒计时功能，当计时达到59分52秒时开始报时，在59分52秒，59分54秒，59分56秒，59分58秒时鸣叫，鸣叫声频为500Hz ，在到达59分60秒时为最后一声整点报时，频率为1KHz 。其外部接口如图1所示，总体设计框图如图2所示，包含control 、sec 、main 、hour 、sst 五大模块。其中sec 和main 模块均为六十进制计数器，计时输出分别为秒和分的数值；hour 模块为二十四进制计数器，计时输出为小时的数值。 数字钟外部接口 D_clk inst clr sec01[3..0] qr sec00[3..0] s[5..0] min01[3..0] rst min00[3..0] clk second hour01[3..0] hour00[3..0]
* * 交通大学 信息科学与工程学院 综合性实验报告 姓名：*** 学号631206050*** 班级：2012 级软件2班 实验项目名称：电子秒表 实验项目性质：设计性实验 实验所属课程：数字电路技术基础 实验室（中心）：电子电工实验室 指导教帅： *** _________________________ 实验完成时间：2013 年J2 月20 日
一、实验目的 1. 熟悉计数器的工作原理及特点； 2. 了解和掌握四位同步可预置二进制计数器 74LS161的使用方法; 3. 学习设计N进制加法计数器的方法； 4. 了解电子秒表的设计原理； 5. 掌握电子秒表的设计方法； 二、实验内容及要求 1. 自己设计的同学可以在实验中验证； 2. 按老师要求做的最好回去用EW殷计60分钟的电子秒表； 3. 完成实验报告，附上电路图及仿真结果； 4. 总结数字电路设计的一般方法，掌握常见的数字电路设计的软件。 三、实验原理 本实验采用4枚74LS161计数器及少量的门电路组成。当原有计数器从全0状态开始计数并接收了n个脉冲后，电路进入SN状态；如果将SN状态译码产生一个置零信号加入到计数器的置零输入端，则计数器立刻返回S0状态，因此可以得到相应进制 的计数器。由丁电路一旦进入SN状态后立刻乂被置成S0状态，所以SN状态只在极短的时间
出现，在稳定的状态循环中不包括SN状态。 本实验采用的4枚74LS161计数器中其中两枚采用十进制计数，另外两枚采用六进制计数用丁实现60分钟秒表的设计。 五、实验过程及原始记录（含电路图） 本实验采用4枚74LS161计数器进行实验设计，用丁构成秒表；设计过程中其中两枚需设计成十进制计数器；另外两枚需设计成6进制计数器。 六进制计数器：当Q3Q2Q1Q0=0110时，置零输入端输入置零信号使计数器活零；当Q3Q2Q1Q0=0101时，产生一个进位信号输入下一级计数器的EP、ET工作状态控制端。 十进制计数器：当Q3Q2Q1Q0=1010时，置零输入端输入置零信号使计数器活零；当Q3Q2Q1Q0=1001时，产生一个进位信号输入下一级计数器的EP、ET工作状态控制端。 其电路图实现如下：
EDA技术课程设计 ——多功能数字钟 学院：城市学院 专业、班级：电子C154 姓名：高阳夏岩 学号：158102 58128 指导老师：安亚军 2017年12月
一实验目的 1、具有时、分、秒记数显示功能，以24小时循环计时。 2、要求数字钟具有清零、调节小时、分钟功能。 3、具有整点报时，整点报时的同时LED灯花样显示 二实验原理 1时钟计数：完成时、分、秒的正确计时并且显示所计的数字；对秒、分——60进制计数，即从0到59循环计数，时钟——24进制计数，即从0到23循环计数，并且在数码管上显示数值。 2时间设置：手动调节分钟、小时，可以对所设计的时钟任意调时间，这样使数字钟真正具有使用功能。我们可以通过实验板上的键7和键4进行任意的调整，因为我们用的时钟信号均是1HZ的，所以每LED灯变化一次就来一个脉冲，即计数一次。 3清零功能：reset为复位键，低电平时实现清零功能，高电平时正常计数。可以根据我们自己任意时间的复位。 4蜂鸣器在整点时有报时信号产生，蜂鸣器报警。产生“滴答.滴答”的报警声音。 5LED灯在时钟显示时有花样显示信号产生。即根据进位情况，LED不停的闪烁，从而产生“花样”信号 三实验内容 1时钟记数部分 1）小时部分 其VHDL描述如下 编译，无误。 经仿真，其波形如下
2）分钟部分 其VHDL描述如下 编译，无误。 经仿真，其波形如下 3）秒部分 其VHDL描述如下
编译，无误。 经仿真，其波形如下 2整点报时部分，其VHDL描述如下 编译，无误。
经仿真，其波形如下 3驱动8位八段共阴扫描数码管的片选驱动信号输出部分 其VHDL描述如下 编译，无误。 经仿真，其波形如下 4驱动八段字形译码输出部分 该模块功能：信号输入后，模块驱动八段字形译码输出，A，B，C，D，E，F，G分别接八段共阴级数码管7个接口，即有字形输出。