Laboratory Exercise 1
Switches, Lights, and Multiplexers ED实验参与答案
Part1
library ieee;
use ieee.std_logic_1164.all;
entity part1 is
port(SW:in std_logic_vector(17 downto 0);
LEDR:out std_logic_vector(17 downto 0));
end part1;
architecture Behavior of part1 is
begin
LEDR <= SW;
end Behavior;
part2
library ieee;
use ieee.std_logic_1164.all;
--a 2 to 1 multiplexer entity
entity mux21 is
port(in_x, in_y, in_s:in std_logic;
out_m:out std_logic);
end mux21;
--a 2 to 1 multiplexer architecture
architecture structural of mux21 is
signal u, v:std_logic;
begin
u <= in_x and (not in_s);
v <= in_y and in_s ;
out_m <= u or v ;
end structural;
--a eight-bit wide 2 to 1 multiplexer
library ieee;
use ieee.std_logic_1164.all;
--eight-bit wide 2 to 1 multiplexer entity
entity mux21_8bit is
port(
SW: in std_logic_vector (17 downto 0);
--SW: in std_logic_vector (15 downto 8);
--SW: in std_logic_vector (17 downto 17);
LEDR: out std_logic_vector (7 downto 0));
end mux21_8bit;
--eight-bit wide 2 to 1 multiplexera rchitecture
architecture Structural of mux21_8bit is
component mux21
port(in_x, in_y, in_s:in std_logic;
out_m:out std_logic);
end component;
begin
U1:mux21port map (in_x=>SW(0), in_y=>SW(8), in_s=>SW(17), out_m=>LEDR(0));
U2:mux21port map (in_x=>SW(1), in_y=>SW(9), in_s=>SW(17), out_m=>LEDR(1));
U3:mux21port map (in_x=>SW(2), in_y=>SW(10), in_s=>SW(17), out_m=>LEDR(2));
U4:mux21port map (in_x=>SW(3), in_y=>SW(11), in_s=>SW(17), out_m=>LEDR(3));
U5:mux21port map (in_x=>SW(4), in_y=>SW(12), in_s=>SW(17), out_m=>LEDR(4));
U6:mux21port map (in_x=>SW(5), in_y=>SW(13), in_s=>SW(17), out_m=>LEDR(5));
U7:mux21port map (in_x=>SW(6), in_y=>SW(14), in_s=>SW(17), out_m=>LEDR(6));
U8:mux21port map (in_x=>SW(7), in_y=>SW(15), in_s=>SW(17), out_m=>LEDR(7));
end Structural;
part3
library ieee;
use ieee.std_logic_1164.all;
--a 2 to 1 multiplexer entity
entity mux21 is
port(in_x, in_y, in_s:in std_logic;
out_m:out std_logic);
end mux21;
--a 2 to 1 multiplexer architecture
architecture structural of mux21 is
signal signal_u, signal_v:std_logic;
begin
signal_u <= in_x and (not in_s);
signal_v <= in_y and in_s ;
out_m <= signal_u or signal_v ;
end structural;
library ieee;
use ieee.std_logic_1164.all;
--a 5 to 1 multiplexer entity
entity mux51 is
port(in5_u, in5_v, in5_w, in5_x, in5_y, in5_s1, in5_s2, in5_s0:in std_logic;
out5_m:out std_logic);
end mux51;
--a 5 to 1 multiplexer architecture
architecture Structural of mux51 is
component mux21
port (in_x, in_y, in_s:in std_logic;
out_m:out std_logic);
end component;
signal signal_a, signal_b, signal_c:std_logic;
begin
U1:mux21port map (in_x=>in5_u, in_y=>in5_v, in_s=>in5_s0, out_m=>signal_a);
U2:mux21port map (in_x=>in5_w, in_y=>in5_x, in_s=>in5_s0, out_m=>signal_b);
U3:mux21port map (in_x=>signal_a, in_y=>signal_b, in_s=>in5_s1, out_m=>signal_c);
U4:mux21port map (in_x=>signal_c, in_y=>in5_y, in_s=>in5_s2, out_m=>out5_m);
end Structural;
library ieee;
use ieee.std_logic_1164.all;
--a 3bit 5 to 1 multiplexer entity
entity mux51_3bit is
port(SW: in std_logic_vector (17 downto 0);
LEDR: out std_logic_vector (17 downto 0);
LEDG: out std_logic_vector (2 downto 0));
end mux51_3bit;
--a 3bit 5 to 1 multiplexer architecture
architecture structural of mux51_3bit is
component mux51
port(in5_u, in5_v, in5_w, in5_x, in5_y, in5_s1, in5_s2, in5_s0:in std_logic;
out5_m:out std_logic);
end component;
begin
LEDR <= sw;
U1:mux51 port map (in5_u=>SW(0), in5_v=>SW(3), in5_w=>SW(6), in5_x=>SW(9), in5_y=>SW(12),
in5_s0=>SW(15), in5_s1=>SW(16), in5_s2=>SW(17), out5_m=>LEDG(0));
U2:mux51 port map (in5_u=>SW(1), in5_v=>SW(4), in5_w=>SW(7), in5_x=>SW(10), in5_y=>SW(13),
in5_s0=>SW(15), in5_s1=>SW(16), in5_s2=>SW(17), out5_m=>LEDG(1));
U3:mux51 port map (in5_u=>SW(2), in5_v=>SW(5), in5_w=>SW(8), in5_x=>SW(11), in5_y=>SW(14),
in5_s0=>SW(15), in5_s1=>SW(16), in5_s2=>SW(17), out5_m=>LEDG(2));
end structural;
part4
library ieee;
use ieee.std_logic_1164.all;
--a 7-segment decoder entity
entity decoder is
port(decoder_in_3:in std_logic_vector(2 downto 0);
HEX0:out std_logic_vector(0 to 6));
end decoder;
-- a 7-segment decorder architecture
architecture behavioral of decoder is
begin
process(decoder_in_3)
begin
case decoder_in_3 is
when "000"=> HEX0<= "0001001";
when "001"=> HEX0 <= "0000110";
when "010"=> HEX0 <= "1000110";
when "011"=> HEX0 <= "1000000";
when others => Hex0 <= "1111111";
end case;
end process;
end behavioral;
part5
library ieee;
use ieee.std_logic_1164.all;
entity part5 is
port(SW: in std_logic_vector(17 downto 0);
HEX0,HEX1,HEX2,HEX3,HEX4: out std_logic_vector(6 downto 0));
end part5;
architecture Behavior of part5 is
component mux51_seg7
port(Mux51_seg7_in: in std_logic_vector(17 downto 0);
Seg: out std_logic_vector(6 downto 0));
end component;
begin
U0:mux51_seg7port map(Mux51_seg7_in=>SW,Seg=>HEX0);
U1:mux51_seg7port map(Mux51_seg7_in(17 downto 15)=>SW(17 downto 15), Mux51_seg7_in(14 downto 12)=>SW(11 downto 9),
Mux51_seg7_in(11 downto 9)=>SW(8 downto 6), Mux51_seg7_in(8 downto 6)=>SW(5 downto 3),
Mux51_seg7_in(5 downto 3)=>SW(2 downto 0), Mux51_seg7_in(2 downto 0)=>SW(14 downto 12),
Seg=>HEX1);
U2:mux51_seg7port map(Mux51_seg7_in(17 downto 15)=>SW(17 downto 15), Mux51_seg7_in(14 downto 12)=>SW(8 downto 6),
Mux51_seg7_in(11 downto 9)=>SW(5 downto 3), Mux51_seg7_in(8 downto 6)=>SW(2 downto 0),
Mux51_seg7_in(5 downto 3)=>SW(14 downto 12), Mux51_seg7_in(2 downto 0)=>SW(11 downto 9),
Seg=>HEX2);
U3:mux51_seg7port map(Mux51_seg7_in(17 downto 15)=>SW(17 downto 15), Mux51_seg7_in(14 downto 12)=>SW(5 downto 3),
Mux51_seg7_in(11 downto 9)=>SW(2 downto 0), Mux51_seg7_in(8 downto 6)=>SW(14 downto 12),
Mux51_seg7_in(5 downto 3)=>SW(11 downto 9), Mux51_seg7_in(2 downto 0)=>SW(8 downto 6),
Seg=>HEX3);
U4:mux51_seg7port map(Mux51_seg7_in(17 downto 15)=>SW(17 downto 15), Mux51_seg7_in(14 downto 12)=>SW(2 downto 0),
Mux51_seg7_in(11 downto 9)=>SW(14 downto 12), Mux51_seg7_in(8 downto 6)=>SW(11 downto 9),
Mux51_seg7_in(5 downto 3)=>SW(8 downto 6), Mux51_seg7_in(2 downto 0)=>SW(5 downto 3),
Seg=>HEX4);
end Behavior;
-----------------------------------------------------------------------------------------------
-----------A circuit that can select and display one of five characters------------------------
-----------------------------------------------------------------------------------------------
library ieee;
use ieee.std_logic_1164.all;
entity mux51_seg7 is
port(Mux51_seg7_in: in std_logic_vector(17 downto 0);
Seg: out std_logic_vector(6 downto 0));
end mux51_seg7;
architecture Behavior of mux51_seg7 is
component mux51_3bit
port(S, U, V, W, X, Y: in std_logic_vector(2 downto 0);
M: out std_logic_vector(2 downto 0));
end component;
component char_7seg
port(C: in std_logic_vector(2 downto 0);
Display: out std_logic_vector(6 downto 0));
end component;
signal M : std_logic_vector(2 downto 0);
begin
M0: mux51_3bit port map(Mux51_seg7_in(17 downto 15), Mux51_seg7_in(14 downto 12),Mux51_seg7_in(11 downto 9),
Mux51_seg7_in(8 downto 6),Mux51_seg7_in(5 downto 3),Mux51_seg7_in(2 downto 0),M);
H0: char_7seg port map(M, Seg);
end Behavior;
-----------------------------------------------------------------------------------------------
------------------------------a 3bit mux51-----------------------------------------------------
-----------------------------------------------------------------------------------------------
library ieee;
use ieee.std_logic_1164.all;
--a 2 to 1 multiplexer entity
entity mux21 is
port(in_x, in_y, in_s:in std_logic;
out_m:out std_logic);
end mux21;
--a 2 to 1 multiplexer architecture
architecture structural of mux21 is
signal signal_u, signal_v:std_logic;
begin
signal_u <= in_x and (not in_s);
signal_v <= in_y and in_s ;
out_m <= signal_u or signal_v ;
end structural;
library ieee;
use ieee.std_logic_1164.all;
--a 5 to 1 multiplexer entity
entity mux51 is
port(in5_u, in5_v, in5_w, in5_x, in5_y, in5_s1, in5_s2, in5_s0:in std_logic;
out5_m:out std_logic);
end mux51;
--a 5 to 1 multiplexer architecture
architecture Structural of mux51 is
component mux21
port (in_x, in_y, in_s:in std_logic;
out_m:out std_logic);
end component;
signal signal_a, signal_b, signal_c:std_logic;
begin
U1:mux21port map (in_x=>in5_u, in_y=>in5_v, in_s=>in5_s0, out_m=>signal_a);
U2:mux21port map (in_x=>in5_w, in_y=>in5_x, in_s=>in5_s0, out_m=>signal_b);
U3:mux21port map (in_x=>signal_a, in_y=>signal_b, in_s=>in5_s1, out_m=>signal_c);
U4:mux21port map (in_x=>signal_c, in_y=>in5_y, in_s=>in5_s2, out_m=>out5_m);
end Structural;
-----------------------------------------------------------------------------------------------
------------------------------a 3bit 5 to 1 multiplexer----------------------------------------
-----------------------------------------------------------------------------------------------
library ieee;
use ieee.std_logic_1164.all;
--a 3bit 5 to 1 multiplexer entity
entity mux51_3bit is
port(S, U, V, W, X, Y: in std_logic_vector (2 downto 0);
M: out std_logic_vector (2 downto 0));
end mux51_3bit;
--a 3bit 5 to 1 multiplexer architecture
architecture structural of mux51_3bit is
component mux51
port(in5_u, in5_v, in5_w, in5_x, in5_y, in5_s1, in5_s2, in5_s0:in std_logic;
out5_m:out std_logic);
end component;
begin
U1:mux51 port map (in5_u=>U(0), in5_v=>V(0), in5_w=>W(0), in5_x=>X(0), in5_y=>Y(0),
in5_s0=>S(0), in5_s1=>S(1), in5_s2=>S(2), out5_m=>M(0));
U2:mux51 port map (in5_u=>U(1), in5_v=>V(1), in5_w=>W(1), in5_x=>X(1), in5_y=>Y(1),
in5_s0=>S(0), in5_s1=>S(1), in5_s2=>S(2), out5_m=>M(1));
U3:mux51 port map (in5_u=>U(2), in5_v=>V(2), in5_w=>W(2), in5_x=>X(2), in5_y=>Y(2),
in5_s0=>S(0), in5_s1=>S(1), in5_s2=>S(2), out5_m=>M(2));
end structural;
-----------------------------------------------------------------------------------------------
------------------------------a 7-segment decoder----------------------------------------------
-----------------------------------------------------------------------------------------------
library ieee;
use ieee.std_logic_1164.all;
--a 7-segment decoder entity
entity char_7seg is
port(C:in std_logic_vector(2 downto 0);
Display:out std_logic_vector(6 downto 0));
end char_7seg;
-- a 7-segment decorder architecture
architecture behavioral of char_7seg is
begin
process(C)
begin
case C is
when "000"=> Display <= "0001001";
when "001"=> Display <= "0000110";
when "010"=> Display <= "1000111";
when "011"=> Display <= "1000000";
when others => Display <= "1111111";
end case;
end process;
end behavioral;
part6
--------------------------------------------------------------------------------------------
------------------Rotating the word HELLO on eight displays.--------------------------------
--SW(17~15): select
--SW(14~12): H
--SW(11~9):E
--SW(8~6):L
--SW(5~3):O
--SW(2~0):none
---------------------------------------------------------------------------------------------
library ieee;
use ieee.std_logic_1164.all;
entity part6 is
port(SW: in std_logic_vector(17 downto 0);
HEX0,HEX1,HEX2,HEX3,HEX4,HEX5,HEX6,HEX7: out std_logic_vector(6 downto 0)); end part6;
architecture Behavior of part6 is
component mux81_seg7
port(S, D0, D1, D2, D3, D4, D5, D6, D7: in std_logic_vector(2 downto 0);
Seg: out std_logic_vector(6 downto 0));
end component;
begin
U0:mux81_seg7port map(S=>SW(17 downto 15),D0=>SW(2 downto 0),D1=>SW(2 downto 0),D2=>SW(2 downto 0),D3=>SW(14 downto 12),
D4=>SW(11 downto 9),D5=>SW(8 downto 6),D6=>SW(8 downto 6),D7=>SW(5 downto 3),Seg=>HEX0);
U1:mux81_seg7port map(S=>SW(17 downto 15),D0=>SW(2 downto 0),D1=>SW(2 downto 0),D2=>SW(14 downto 12),D3=>SW(11 downto 9),
D4=>SW(8 downto 6),D5=>SW(8 downto 6),D6=>SW(5 downto 3),D7=>SW(2 downto 0),Seg=>HEX1);
U2:mux81_seg7port map(S=>SW(17 downto 15),D0=>SW(2 downto 0),D1=>SW(14 downto 12),D2=>SW(11 downto 9),D3=>SW(8 downto 6),
D4=>SW(8 downto 6),D5=>SW(5 downto 3),D6=>SW(2 downto 0),D7=>SW(2 downto 0),Seg=>HEX2);
U3:mux81_seg7port map(S=>SW(17 downto 15),D0=>SW(14 downto 12),D1=>SW(11
downto 9),D2=>SW(8 downto 6),D3=>SW(8 downto 6),
D4=>SW(5 downto 3),D5=>SW(2 downto 0),D6=>SW(2 downto 0),D7=>SW(2 downto 0),Seg=>HEX3);
U4:mux81_seg7port map(S=>SW(17 downto 15),D0=>SW(11 downto 9),D1=>SW(8 downto 6),D2=>SW(8 downto 6),D3=>SW(5 downto 3),
D4=>SW(2 downto 0),D5=>SW(2 downto 0),D6=>SW(2 downto 0),D7=>SW(14 downto 12),Seg=>HEX4);
U5:mux81_seg7port map(S=>SW(17 downto 15),D0=>SW(8 downto 6),D1=>SW(8 downto 6),D2=>SW(5 downto 3),D3=>SW(2 downto 0),
D4=>SW(2 downto 0),D5=>SW(2 downto 0),D6=>SW(14 downto 12),D7=>SW(11 downto 9),Seg=>HEX5);
U6:mux81_seg7port map(S=>SW(17 downto 15),D0=>SW(8 downto 6),D1=>SW(5 downto 3),D2=>SW(2 downto 0),D3=>SW(2 downto 0),
D4=>SW(2 downto 0),D5=>SW(14 downto 12),D6=>SW(11 downto 9),D7=>SW(8 downto 6),Seg=>HEX6);
U7:mux81_seg7port map(S=>SW(17 downto 15),D0=>SW(5 downto 3),D1=>SW(2 downto 0),D2=>SW(2 downto 0),D3=>SW(2 downto 0),
D4=>SW(14 downto 12),D5=>SW(11 downto 9),D6=>SW(8 downto 6),D7=>SW(8 downto 6),Seg=>HEX7);
end Behavior;
-----------------------------------------------------------------------------------------------
-----------A circuit that can select and display one of eight characters-----------------------
-----------------------------------------------------------------------------------------------
library ieee;
use ieee.std_logic_1164.all;
--eht mux81_seg7 entity
entity mux81_seg7 is
port(S, D0, D1, D2, D3, D4, D5, D6, D7: in std_logic_vector(2 downto 0);
Seg: out std_logic_vector(6 downto 0));
end mux81_seg7;
--the mux81_seg7 architecture
architecture Behavior of mux81_seg7 is
component mux81_3bit
port(S, D0, D1, D2, D3, D4, D5, D6, D7: in std_logic_vector(2 downto 0);
M: out std_logic_vector(2 downto 0));
end component;
component char_7seg
port(C: in std_logic_vector(2 downto 0);
Display: out std_logic_vector(6 downto 0));
end component;
signal M1 : std_logic_vector(2 downto 0);
begin
M0: mux81_3bit port map(S, D0, D1, D2, D3, D4, D5, D6, D7,M1);
H0: char_7seg port map(M1, Seg);
end Behavior;
-----------------------------------------------------------------------------------------------
------------------------------a 3bit mux81-----------------------------------------------------
-----------------------------------------------------------------------------------------------
library ieee;
use ieee.std_logic_1164.all;
--a 3bit multiplexer 8 to 1 entity
entity mux81_3bit is
port(S, D0, D1, D2, D3, D4, D5, D6, D7: in std_logic_vector(2 downto 0);
M: out std_logic_vector(2 downto 0)); end mux81_3bit;
--a 3bit multiplexer 8 to 1 architecture
architecture behavioral of mux81_3bit is
begin
with S select
M <= D0when "000",
D1 when "001",
D2 when "010",
D3 when "011",
D4 when "100",
D5 when "101",
D6 when "110",
D7 when "111",
"ZZZ"when others;
end behavioral;
-----------------------------------------------------------------------------------------------
------------------------------a 7-segment decoder----------------------------------------------
-----------------------------------------------------------------------------------------------
library ieee;
use ieee.std_logic_1164.all;
--a 7-segment decoder entity
entity char_7seg is
port(C:in std_logic_vector(2 downto 0);
Display:out std_logic_vector(6 downto 0));
end char_7seg;
-- a 7-segment decorder architecture
architecture behavioral of char_7seg is
begin
process(C)
begin
case C is
when "000"=> Display <= "0001001";
when "001"=> Display <= "0000110";
when "010"=> Display <= "1000111";
when "011"=> Display <= "1000000";
when others => Display <= "1111111";
end case;
end process;
end behavioral;
第一章 1-1 EDA技术与ASIC设计和FPGA开发有什么关系?FPGA/CPLD在ASIC设计中有什么用途? 答：利用EDA技术进行电子系统设计的最后目标是完成专用集成电路ASIC的设计和实现；FPGA和CPLD是实现这一途径的主流器件。FPGA和CPLD通常也被称为可编程专用IC，或可编程ASIC。FPGA和CPLD的应用是EDA技术有机融合软硬件电子设计技术、SoC（片上系统）和ASIC设计，以及对自动设计与自动实现最典型的诠释。FPGA/CPLD在ASIC设计中，属于可编程ASIC的逻辑器件；使设计效率大为提高，上市的时间大为缩短。 1-2与软件描述语言相比，VHDL有什么特点? P6 答：编译器将软件程序翻译成基于某种特定CPU的机器代码，这种代码仅限于这种CPU而不能移植，并且机器代码不代表硬件结构，更不能改变CPU的硬件结构，只能被动地为其特定的硬件电路结构所利用。综合器将VHDL程序转化的目标是底层的电路结构网表文件，这种满足VHDL设计程序功能描述的电路结构，不依赖于任何特定硬件环境；具有相对独立性。综合器在将VHDL(硬件描述语言)表达的电路功能转化成具体的电路结构网表过程中，具有明显的能动性和创造性，它不是机械的一一对应式的“翻译”，而是根据设计库、工艺库以及预先设置的各类约束条件，选择最优的方式完成电路结构的设计。 l-3什么是综合?有哪些类型?综合在电子设计自动化中的地位是什么? P5 什么是综合? 答：在电子设计领域中综合的概念可以表示为：将用行为和功能层次表达的电子系统转换为低层次的便于具体实现的模块组合装配的过程。 有哪些类型?答：(1)从自然语言转换到VHDL语言算法表示，即自然语言综合。(2)从算法表示转换到寄存器传输级(RegisterTransport Level，RTL)，即从行为域到结构域的综合，即行为综合。(3)从RTL级表示转换到逻辑门(包括触发器)的表示，即逻辑综合。(4)从逻辑门表示转换到版图表示(ASIC设计)，或转换到FPGA的配置网表文件，可称为版图综合或结构综合。 综合在电子设计自动化中的地位是什么?答：是核心地位（见图1-3）。综合器具有更复杂的工作环境，综合器在接受VHDL程序并准备对其综合前，必须获得与最终实现设计电路硬件特征相关的工艺库信息，以及获得优化综合的诸多约束条件信息；根据工艺库和约束条件信息，将VHDL程序转化成电路实现的相关信息。 1-4在EDA技术中，自顶向下的设计方法的重要意义是什么? P7~10 答：在EDA技术应用中，自顶向下的设计方法，就是在整个设计流程中各设计环节逐步求精的过程。 1-5 IP在EDA技术的应用和发展中的意义是什么? P11~12 答：IP核具有规范的接口协议，良好的可移植与可测试性，为系统开发提供了可靠的保证。 1-6 叙述EDA的FPGA/CPLD设计流程。P13~16 答：1.设计输入(原理图/HDL文本编辑)；2.综合；3.适配；4.时序仿真与功能仿真；5.编程下载；6.硬件测试。
南昌大学物理实验报告 课程名称：大学物理实验 实验名称：低电阻测量 学院：专业班级： 学生姓名：学号： 实验地点：座位号： 实验时间：
其中r1、r2 分别是连接安培表及变阻器用的两根导线与被测电阻两端接头处的接触电阻及导线本身的接线电阻，r3、r4 是毫伏表和安培表、滑线变阻器接头处的接触电阻和接线电阻。通过安培表的电流I 在接头处分为I1、I2 两支，I1 流经安培表和R 间的接触电阻再流入R，I2 流经安培表和毫伏表接头处的接触电阻再流入毫伏表。因此，r1、r2 应算作与R 串联;r3、r4 应算作与毫伏表串联。由于r1、r2 的电阻与R 具有相同的数量级，甚至有的比R 大几个数量级，故毫伏表指示的电位差不代表R 两端的电位差。也就是说，如果利用毫伏表和安培表此时所指示的值来计算电阻的话，不会给出准确的结果。 为了解决上述问题，试把连接方式改为如图2(a)所示的式样。同样用电流流经路线的分析方法可知，虽然接触电阻r1、r2、r3 和r4 仍然存在，但由于其所处位置不同，构成的等效电路改变为图2(b)。由于毫伏表的内阻大于r3、r4、R，故毫伏表和安培表的示数能准确地反映电阻R 上的电位差和通过的电流。利用欧姆定律可以算出R 的正确值。
由此可见，测量电阻时，将通电流的接头(电流接头)a、d 和测量电位差的接头(电压接头)b、c 分开，并且把电压接头放在里面，可以避免接触电阻和接线电阻对测量低值电阻的影响。 这结论用到惠斯通电桥的情况如果仍用单臂电桥测低值电阻R X，则比较臂R b 也应是低值电阻，这样才能在支路电流增大时，从而使R X 的电位差可以跟R1 上的电位差相等。设R1 和R2 都是10Ω以上的电阻，则与之有关的接触电阻和接线电阻的影响可以忽略不计。消除影响的只是跟R X、R b 有关的接触电阻和接线电阻。我们可以这样设想，如图3 所示。应用上面的结论在R X 的A 点处分别接电流接头A1 和电压接头A2;在R b 的D 点处分别接电流接头D1 和电压接头D2。则A 点对R X 和D 点对R b 的影响都已消除。关于C 点邻近的接线电阻和接触电阻同R1、R2、R g 相比可以略去不计。但B1、B3 的接触电阻和其间的接线电阻对R X、R b 的影响还无法消除。为了消除这些电阻的影响，我们把检流计同低值电阻的接头也接成电压接头B2、B4。为了使B2、B4 的接触电阻等不受影响，也象R1、R2 支路一样，分别接上电阻R3、R4 譬如10Ω，则这两支路的接触电阻等同R3、R4 相比较可略去。这样就在单电桥基础上增加两个电阻R3、R4，从而构成一个双臂电桥。但是B1、B3 的接触电阻和B1、B3 间的接线电阻无处归并，仍有可能影响测量结果。下面我们来证明，在一定条件下，r 的存在并不影响测量结果。
南昌大学物理实验报告 课程名称：_____________ 大学物理实验 实验名称：_______________ 惠斯通电桥 学院：___________ 专业班级： 学生姓名：_________ 学号： 实验地点：___________ 座位号： 实验时间：第11周星期4上午10点开始
、实验目的: 1. 掌握电桥测电阻的原理和方法 2. 了解减小测电阻误差的一般方法 、实验原理: (1) 惠斯通电桥原理 惠斯通电桥就是一种直流单臂电桥，适用于测中值电阻，其原理电路如图 7-4所示。若调节电阻到合适阻值时, 可使检流计 G 中无电流流过，即 B 、D 两点的电位相等，这时称为“电桥平衡”。电桥平衡，检流计中无电流通过， 相当于无BD 这一支路，故电源 E 与电阻R ,、R x 可看成一分压电路；电源和电阻 R 1 上面两式可得 R 2 桥达到平衡。故常将 R 、R 2所在桥臂叫做比例 臂,与R x 、R S 相应的桥臂分别叫做测量臂和比 较臂。 V B C 点为参考，贝y D 点的电位V D 与B 点的电位V B 分别为 R 2 R S R S V D R X 因电桥平V B V D 故解 R 2、R S 可看成另一分压电路。若以 R x 为 E 待测电阻，则有 R>< R X R S 上式叫做电桥的平衡条件，它说明电桥平衡时，四个臂的阻值间成比例关系。如果 1 10,10 1等)并固定不变，然后调节 金使电
(2)电桥的灵敏度
n R S R S 灵敏度S 越大，对电桥平衡的判断就越容易，测量结果也越准确。 此时R s 变为R s ，则有：R x R2 R s ，由上两式得R x . R s R s 三、 实验仪器： 线式电桥板、电阻箱、滑线变阻器、检流计、箱式惠斯通电桥、待测电阻、低压直流电源 四、 实验内容和步骤： 1. 将箱式电桥打开平放，调节检流计指零 2. 根据待测电阻(线式电桥测量值或标称值)的大小和 R 3值取满四位有效数字原则，确定比例臂的取值，例如 R 为数千欧的电阻，为保证 4位有效数字，K r 取 3. 调节F 3的值与R ＜的估计 S _____ S 的表达式 R S R S S-i S 2 _____________________ ES R i R 2 R s R x 1 R E % R i R 2R X Rg 2 R x R s R 2 R - R E 2 R R s R x (3) 电桥的测量误差 电桥的测量误差其来源主要有两方面，一是标准量具引入的误差, 二是电桥灵敏度引入的误差。为减少误差传递, 可采用交换法。 交换法：在测定R x 之后，保持比例臂 R -、R 2不变，将比较臂 R s 与测量臂R x 的位置对换，再调节 R s 使电桥平衡，设 电桥的灵敏程度定义: R i
1.一个项目的输入输出端口是定义在（ A ）1-5 ACDCD 6-10 CCACA A. 实体中；. B. 结构体中； C. 任何位置； D. 进程中。 2. MAXPLUS2中编译VHDL源程序时要求( C ) A. 文件名和实体可以不同名； B. 文件名和实体名无关； C. 文件名和实体名要相同； D. 不确定。 3. VHDL语言中变量定义的位置是(D ) A. 实体中中任何位置； B. 实体中特定位置； C. 结构体中任何位置； D. 结构体中特定位置。 4.可以不必声明而直接引用的数据类型是(C ) A. STD_LOGIC ； B. STD_LOGIC_VECTOR； C. BIT； D. ARRAY。 5. MAXPLUS2不支持的输入方式是(D ) A 文本输入；.B. 原理图输入；C. 波形输入；D. 矢量输入。 6.大规模可编程器件主要有FPGA、CPLD两类，下列对FPGA结构与工作原理的描述中，正确的是( C ) A. FPGA全称为复杂可编程逻辑器件； B. FPGA是基于乘积项结构的可编程逻辑器件； C. 基于SRAM的FPGA器件，在每次上电后必须进行一次配置； D. 在Altera公司生产的器件中，MAX7000系列属FPGA结构。 7.下面不属于顺序语句的是( C ) A. IF语句； B. LOOP语句； C. PROCESS语句； D. CASE语句。 8. VHDL语言是一种结构化设计语言；一个设计实体（电路模块）包括实体与结构体两部分，实体体描述的是( A ) A. 器件外部特性； B. 器件的内部功能； C. 器件的综合约束； D. 器件外部特性与内部功能。 9. 进程中的信号赋值语句，其信号更新是( C ) A. 按顺序完成； B. 比变量更快完成； C. 在进程的最后完成； D. 都不对。 10. 嵌套使用IF语句，其综合结果可实现：(A ) A. 带优先级且条件相与的逻辑电路； B. 条件相或的逻辑电路； C. 三态控制电路； D. 双向控制电路。 一、单项选择题：（20分） 1． IP核在EDA技术和开发中具有十分重要的地位；提供用VHDL等硬件描述
实验1 原理图输入设计8位全加器 一、实验目的： 熟悉利用QuartusⅡ的原理图输入方法设计简单组合电路，掌握层次化设计的方法，并通过一个8位全加器的设计把握利用EDA软件进行电子线路设计的详细流程。 二、原理说明： 一个8位全加器可以由8个1位全加器构成，加法器间的进位可以串行方式实现。即将低位加法器的进位输出cout与其相邻的高位加法器的最低进位输入信号cin相接。而一个1位全加器可以按照本章第一节介绍的方法来完成。 三、实验内容： 1：完全按照本章第1节介绍的方法与流程，完成半加器和全加器的设计，包括原理图输入、编译、综合、适配、仿真。 2：建立一个更高的原理图设计层次，利用以上获得的1位全加器构成8位全加器，并完成编译、综合、适配、仿真和硬件测试。 四、实验环境： 计算机、QuartusII软件。 五、实验流程： 实验流程： 根据半加器工作原 理，建立电路并仿 真，并将元件封装。 ↓ 利用半加器构成一位 全加器，建立电路并 仿真，并将元件封 装。 ↓ 利用全加器构成8位全 加器，并完成编译、综 合、适配、仿真。 图1.1 实验流程图
六、实验步骤： 1.根据半加器工作原理建立电路并仿真，并将元件打包。（1）半加器原理图： 图1.2 半加器原理图（2）综合报告： 图1.3 综合报告: （3）功能仿真波形图4： 图1.4 功能仿真波形图
时序仿真波形图： 图1.5 时序仿真波形图 仿真结果分析：sout为和信号，当a=1，b=0或a=0，b=1时，和信号sout为1，否则为0.当a=b=1时，产生进位信号，及cout=1。 （4）时序仿真的延时情况： 图1.6 时序仿真的延时情况 （5）封装元件： 图1.7 元件封装图 2. 利用半加器构成一位全加器，建立电路并仿真，并将元件封装。 （1）全加器原理图如图： 图2.1 全加器原理图
基础实验二ADC 一、实验目的 掌握 S3C2410A 的模/数(A/D)转换器的应用设置，进行电压信号的测量。 二、实验设备 硬件： PC 机一台 MagicARM2410 教学实验开发平台一套 软件：Windows98/XP/2000 系统，ADS 1.2 集成开发环境 超级终端程序(Windows 系统自带) 三、实验内容 使用 AIN0 和 AIN1 测量两路直流电压，并将测量结果通过 UART0 向 PC 机发送。 四、实验原理 S3C2410A 具有 1 个 8 通道的 10 位模数转换器(ADC)，有采样保持功能，输入电压范围0～3.3V，在 2.5MHz 的转换器时钟下，最大的转换速率可达 500KSPS。A/D 转换器的AIN5、AIN7 还可以与控制脚 nYPON、YMON、nXPON 和XMON 配合，实现触摸屏输入功能。 为了正确使用 A/D 转换器，需要设置 A/D 转换器的时钟，还有 A/D 转换器的工作模式设置和输入通道选择，这都是通过 ADCCON 寄存器来设置的。然后置位 ADCCON 寄存器的 ENABLE_START 位来控制启动 A/D 转换，读 ADCCON 寄存器的 ECFLG 位来判断 A/D转换是否已经结束。当一次 A/D 转换结束后，通过读 ADCDAT0 寄存器来取得 A/D 转换结果，寄存器的低 10 位数据有效。 五、实验步骤 （1）启动 ADS 1.2，使用 ARM Executable Image for DeviceARM2410 工程模板建立一个工程 ADC01。 （2）在 src 组中的 main.c 中编写主程序代码。 （3）选用 DebugRel 生成目标，然后编译链接工程。 （4）将 MagicARM2410 实验箱上的 UART0 连接跳线 JP1 短接，使用串口延长线把MagicARM2410 实验箱的 CZ11 与 PC 机的 COM1连接。 （5）PC 机上运行“超级终端”程序(在 Windows 操作系统的【开始】->【程序】->【附件】->【通讯】->【超级终端】)，新建一个连接，设置串口波持率为 115200，接着呼叫连接(“超级终端”主窗口的【呼叫】->【呼叫】)。 （6）选择【Project】->【Debug】，启动 AXD 进行 JTAG 仿真调试。
实验报告 实验课程：DSP原理及应用 学生姓名： 学号： 专业班级： 2012年 5月 25日
目录 实验一定点除法运算 实验二FIR滤波器 实验三FFT算法 实验四卷积计算 实验五数码管显示 实验六语音录放
实验一定点除法运算 一、实验目的 1、熟悉C54指令系统，掌握常用汇编指令，学会设计程序和算法的技巧。 2、学习用指令实现除法运算。 二、实验设备 计算机；DSP 硬件仿真器；DSP 实验开发平台。 三、实验原理 由内置的硬件模块支持，数字信号处理器可以高速的完成加法和乘法运算。但TMS320 系列DSP不提供除法指令，为实现除法运算，需要编写除法子程序来实现。二进制除法是乘法的逆运算。乘法包括一系列的移位和加法，而除法可分解为一系列的减法和移位。本实验要求编写一个16 位的定点除法子程序。 1．除法运算的过程设累加器为8 位，且除法运算为10 除以3，除的过程包括与除数有关的除数逐步移位，然后进行减法运算，若所得商为正，则在商中置1，否则该位商为0 例如：4 位除法示例：(1)数的最低有效位对齐被除数的最高有效位00001010 - 00011000 11110010 (2)由于减法结果为负，丢弃减法结果，将被除数左移一位再减00010100 - 00011000 11111000 (3)结果仍为负，丢弃减法结果，将被除数左移一位再减00101000 - 00011000 00010000 (4)结果为正，将减法结果左移一位后把商置1，做最后一次减00100001 - 00011000 00001001 (5)结果为正，将减法结果左移一位加1 得最后结果，高4 位是余数，低4 位商：00010011 2．除法运算的实现为了尽量提高除法运算的效率，’C54x 系列提供了条件减指令SUBC 来完成除法操作。 四、实验步骤 1．用Simulator 方式启动Code Composer。 2 ．执行Project New 建立新的项目，输入chuf作为项目的名称，将程序定位在D:\ti\myprojects\chuf目录。 3．执行File New Source File 建立新的程序文件，为创建新的程序文件命名为chuf.asm 并保存；执行Project Add Files to Project，把chuf.asm 加入项目中。4．执行File New Source File 建立新的文件并保存为chuf.cmd；执行Project Add Files to Project，把chuf.cmd 加入项目中。 5．编辑chuf.asm 加入如下内容： ;*** 编制计算除法运算的程序段。其中|被除数|<|除数|，商为小数*** .title "chuf.asm" .mmregs .def start,_c_int00
附带： 一．问答题 1信号赋值语句在什么情况下作为并行语句？在什么情况下作顺序语句？信号赋值和变量赋值符号分别是什么？两种赋值符号有什么区别？ ●信号赋值语句在进程外作并行语句，并发执行，与语句所处的位置无关。信号赋值语句在进程内 或子程序内做顺序语句，按顺序执行，与语句所处的位置有关。 ●信号赋值符号为“<=”变量赋值用“:=”。信号赋值符号用于信号赋值动作，不立即生效。 变量，赋值符号用于变量赋值动作，立即生效。 2进程的敏感信号表指的是什么？简述敏感信号表在进程中的作用？ ●进程的“敏感信号表”也称敏感表，是进程的激活条件，可由一个或多个信号组成，各信号 间以“，”号分隔。当敏感信号表中的任一个信号有事件发生，即发生任意变化，此时，进程被激活，进程中的语句将从上到下逐句执行一遍，当最后一条语句执行完毕之后，进程即进入等待挂起状态，直到下一次敏感表中的信号有事件发生，进程再次被激活，如此循环往复。 3什么是库、程序包、子程序、过程调用和函数调用？ ●库和程序包用来描述和保存元件、类型说明和子程序等，以便在其它设计中通过其目录可查询、 调用。子程序由过程和函数组成。在子程序调用过程中，过程能返回多个变量，函数只能返回一个变量。若子程序调用的是一个过程，就称为过程调用，若子程序调用的是一个函数，则称为函数调用。过程调用、函数调用都是子程序调用。 二．改错题 1.已知sel为STD_LOGIC_VECTOR(1 DOWNTO 0)类型的信号，而a、b、c、d、q均为STD_LOGIC类型的 信号，请判断下面给出的CASE语句程序片段：
●CASE sel IS ●WHEN“00”=>q<=a； ●WHEN“01”=>q<=b； ●WHEN“10”=>q<=c； ●WHEN“11”=>q<=d； ●END CASE； ●答案：CASE语句缺“WHEN OTHERS”语句。 2.已知data_in1, data_in2为STD_LOGIC_VECTOR(15 DOWNTO 0) 类型的输入端口，data_out为STD_LOGIC_VECTOR(15 DOWNTO 0)类型的输出端口，add_sub为STD_LOGIC类型的输入端口，请判断下面给出的程序片段： ●LIBRARY IEEE； ●USE IEEE.STD_LOGIC_1164.ALL； ●ENTITY add IS ● PORT（data_in1, data_in2：IN INTEGER； ● data_out：OUT INTEGER）； ●END add； ●ARCHTECTURE add_arch OF add IS ●CONSTANT a:INTEGER<=2； ●BEGIN ●data_out<=( data_in1+ data_in2) * a； ●END addsub_arch； 答案：常量声明时赋初值的“<=”符号应改用“:=”符号。 3.已知Q为STD_LOGIC类型的输出端口，请判断下面的程序片段： ●ARCHITECTURE test_arch OF test IS ●BEGIN ●SIGNAL B：STD_LOGIC； ●Q<= B； END test_arch 答案：信号SIGNAL的声明语句应该放在BEGIN语句之前。 4.已知A和Q均为BIT类型的信号，请判断下面的程序片段： ●ARCHITECTURE archtest OF test IS ●BEGIN ●CASE A IS ●WHEN ‘0’=>Q<=‘1’； ●WHEN ‘1’=>Q<=‘0’； ●END CASE； ●END archtest； 答案：CASE语句应该存在于进程PROCESS内。 三．程序设计 LIBRARY IEEE； USE IEEE.STD_LOGIC_1164.ALL；
南华大学 船山学院 实验报告 （2009 ~2010 学年度第二学期） 课程名称EDA 实验名称1位全加器 姓名学号200994401 专业计算机科学与 班级01 技术 地点8-212 教师
一、实验目的： 熟悉MAX+plus 10.2的VHDL 文本设计流程全过程 二、实验原理图： ain cout cout ain bin sum cin bin sum cin f_adder or2a f e d u3 u2u1b a c co so B co so B h_adder A h_adder A 三、实验代码： （1）LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; ENTITY f_adder IS PORT (ain ，bin ，cin : IN STD_LOGIC; cout ，sum : OUT STD_LOGIC ); END ENTITY f_adder; ARCHITECTURE fd1 OF f_adder IS COMPONENT h_adder PORT ( a ，b : IN STD_LOGIC; co ，so : OUT STD_LOGIC); END COMPONENT ； COMPONENT or2a PORT (a ，b : IN STD_LOGIC; c : OUT STD_LOGIC); END COMPONENT ； SIGNAL d ，e ，f : STD_LOGIC; BEGIN u1 : h_adder PORT MAP(a=>ain ，b=>bin ，co=>d ，so=>e); u2 : h_adder PORT MAP(a=>e ， b=>cin ， co=>f ，so=>sum); u3 : or2a PORT MAP(a=>d ， b=>f ， c=>cout);
南昌大学实验报告学生姓名：学号：专业班级：中兴101班 实验类型：□验证□综合■设计□创新实验日期：2012、11、16成绩： 实验四序列信号发生器与检测器设计 一、实验目的 1、学习VHDL文本输入法 2、学习有限状态机的设计 3、利用状态机实现串行序列的输出与序列的检测 4、继续学习优化设计 二．实验内容与要求 1. 设计序列发生器，完成序列为0111010011011010的序列生成器 2．用有限状态机设计序列检测器，实现串行序列11010的检测器 3. 若检测到符合要求的序列，则输出显示位为“1”，否则为“0” 4. 对检测到的次数计数 5.整个工程采用顶层文件+底层模块的原理图或文本的设计思路 三、实验仪器 PC机、Quartus II软件、EDA实验箱 四、实验思路 1.设计序列发生器 基本思想为一个信号CQ1计数，给另一个信号CO（代表序列的每一位）赋值的方法： 先设定端口CQ1用于产生序列时计数，因为序列共16位，因此端口CQ1为标准逻辑矢量，位宽为4，设另一个端口M代表序列的每一位，CQ1每计一个数，就给M赋一个值，这样产生一个16位的序列。由于端口不能参与相关运算，因此在结构体中我分别定义了信号CQ1(标准逻辑矢量，位宽4)，信号Q与相应的端口CQ1 CO对应，在进程中参与相应的运算，在程序的最后再用端口接收信号： CO<=Q; 在进程中我采用case –when 语句，如当CQ1为“0000”的时候，给另一信号Q赋‘0’，当CQ1为“0001” 2.序列检测器 序列检测器设计的关键在于正确码的收到必须是连续的，这就要求检测器必须记住前一次的正确码及序列，直到在连续的检测中收到的每一位码都与实验要求相同。在此，必须利用状态转移图。 电路需要分别不间断记忆：初始状态、1、11、110、1101、11010共六种状态，状态转移如图：
2013年电子系统设计考试试题--考试时间21号56节--公共409 一、填空题 1. Verilog的基本设计单元是模块。它是由两部分组成，一部分描述接口；另一部分描述逻辑功能，即定义输入是如何影响输出的。 2. 用assign描述的语句我们一般称之为组合逻辑，并且它们是属于并行语句，即于语句的书写次序无关。而用always描述的语句我们一般称之为组合逻辑或时序逻辑，并且它们是属于串行语句，即于语句的书写有关。 3．在case语句中至少要有一条default语句. 4. 已知x=4’b1001,y=4’0110,则x的4位补码为4’b1111，而y的4位的补码为4’b0110 . 5. 两个进程之间是并行语句。而在Always中的语句则是顺序语句。 二、简答题 1. 怎样理解在进程语句中，阻塞语句没有延迟这句话？ 答：这是因为在进程语句中，有阻塞语句和非阻塞语句这两种，非阻塞语句是有延迟的，而阻塞语句也是有延迟的，这是因为因果系统都有延迟，只是阻塞语句的延迟比非阻塞语句的延迟小于若干个数量级，因此可视为没有延迟。 2.在进程中什么情况下综合为时序电路？什么情况下综合为组合电路？ 答：在进程中，只有当敏感信号是边沿触发（即上升沿或下降沿）时，此时综合为时序电路；而在进程中只有当敏感信号是电平沿触发时，此时综合为组合电路。 3.为什么在Verilog语言中，其综合只支持次数确定的循环，而不支持次数不确定的循环？ 答：这是因为，在Verilog语言中，它是为电路设计而设计的一门语言，它与高级语言不同，若循环的次数不确定，则会带来不确定的延迟，而这在电路中是不允许存在的，故综合只能支持次数确定的循环，即对于一个具体的芯片，其延迟只是一个定值。 4．Verilog HDL语言进行电路设计方法有哪几种? 答：①自上而下的设计方法（Top-down）；②自下而上的设计方法（Bottom-Up） ③综合设计的方法。 5．specparam语句和parameter语句在参数说明方面不同之处是什么? 答：1.specparam语句只能在延时的格式说明块（specify）中出现，而parameter语句则不能再延时说明块内出现。 2.由specparam语句进行定义的参数只能是延时参数，而由parameter语句定义的参数可以是任何数据类型的参数。 3.由specparam语句定义的延时参数只能在延时说明块内使用，而由parameter语句定义的参数则可以在模块内（该parameter语句之后）的任何位置说明。 三、选择题： 1、下列标示符哪些是合法的（B） A、$time B、_date C、8sum D、mux# 2、如果线网类型变量说明后未赋值，起缺省值是（D） A、x B、1 C、0 D、z 3、现网中的值被解释为无符号数。在连续赋值语句中，assign addr[3:0]=-3;addr被赋予的值是（A） A、4’b1101 B、4’b0011 C、4’bxx11 D、4’bzz11 4、reg[7:0] mema[255:0]正确的赋值是（A） A、mema[5]=3’ d0, B、8’ d0; C、1’ b1; D、mema[5][3:0]=4’ d1 5、在code模块中参数定义如下，请问top模块中d1模块delay1、delay2的值是( D) module code(x,y); module top; paramee delay1=1,delay2=1; …………….
摘要 通过实验学习和训练，掌握基于计算机和信息技术的电路系统设计和仿真方法。要求： 1. 熟悉multisim软件的使用，包括电路图编辑、虚拟仪器仪表的使用和掌握常见电路分析 方法。2. 能够运用multisim软件对模拟电路进行设计和性能分析，掌握eda设计的基本方 法和步骤。multisim常用分析方法：直流工作点分析、直流扫描分析、交流分析。掌握设计 电路参数的方法。复习巩固单级放大电路的工作原理，掌握静态工作点的选择对电路的影响。 了解负反馈对两级放大电路的影响，掌握阶梯波的产生原理及产生过程。 关键字：电路仿真 multisim 负反馈阶梯波 目次 实验一 (1) 实验二............................................................................................. 11 实验三 (17) 实验一单级放大电路的设计与仿真 一、实验目的 1. 设计一个分压偏置的单管电压放大电路，要求信号源频率5khz(峰值10mv) ， 负载电阻5.1kω，电压增益大于50。 2. 调节电路静态工作点(调节电位计)，观察电路出现饱和失真和截止失真的输出 信号波形，并测试对应的静态工作点值。 3. 调节电路静态工作点(调节电位计)，使电路输出信号不失真，并且幅度尽可能 大。在此状态下测试： ①电路静态工作点值； ②三极管的输入、输出特性曲线和? 、 rbe 、rce值；③电路的输入电阻、输出电 阻和电压增益；④电路的频率响应曲线和fl、fh值。 二、实验要求 1. 给出单级放大电路原理图。 2. 给出电路饱和失真、截止失真和不失真且信号幅度尽可能大时的输出信号波形 图，并给出三种状态下电路静态工作点值。 3. 给出测试三极管输入、输出特性曲线和? 、 rbe 、rce值的实验图，并给出 测试结果。 4. 给出正常放大时测量输入电阻、输出电阻和电压增益的实验图，给出测试结果 并和理论计算值进行比较。 5. 给出电路的幅频和相频特性曲线，并给出电路的fl、fh值。 6. 分析实验结果。 三、实验步骤 实验原理图： 饱和失真时波形： 此时静态工作点为： 所以，i（bq）=4.76685ua i(cq)=958.06700ua u(beq)=0.62676v u(ceq)=0.31402v 截止失真时波形： 此时静态工作点为： 所以，i(bq)=2.07543ua i(cq)=440.85400ua u(beq)=0.60519v u(ceq)=5.54322v 最大不失真时波形：篇二：eda课程设计实验报告电子电工实习 华北电力大学
实验报告 实验课程：自动装置原理 学生姓名： 学号： 专业班级：电力系统及其自动化班
目录实验一：无功调差及自动检测实验 实验二：综合放大及调节特性实验
实验一：无功调差及自动检测实验一、实验目的 1．深入理解调差原理，掌握改变发电机电压调节特性斜率的方法。2．深入了解测量和比较整定电路的结构形式和工作原理。 3．掌握自动检测各个环节的工作特性及其调试方法。 二、实验设备 三、实验内容与步骤 1．无功调差和自动检测实验接线 见图1-9，将三相调压器输出调至 零输出位置，电源开关处于断开 状态，按图接线，接线完毕后要 自行检查接线正确性，然后，请 指导老师检查，确定无误后，接 入交流电源（注意：在整个实验 过程中，由三相调压器输入实验 电路测量变压器1-3T一次侧的电 压不得大于120V“线电压”，并且 U AB=U BC=U CA）。 2．将调差整定开关置于“0”档。 “调试”“运行”插头插入“运行” 位置。“远”“近”控开关置于“近” 控位置。 3．将输入电压调至 U AB=U BC=U CA =105V，按表1-1 要求进行检测： ①检测测量变压器的变比（测 出二次侧线电压进行计算）。 ②检测三相桥式整流器的输出 电压 ③检测二个比较桥上四个稳压 管反向击穿后的稳压值。把各项 测试数据记录在表2-1中。 4．用示波器观察测试整流输出 直流电压叠加的交流纹波。
5．比较桥检测特性实验 实验接线见图1-9，当电压整定电位器RP分别置于“0圈”“5圈”“10圈”位置时，在测量变压器一次侧加入三相交流电压U f，按表1-2改变交流电压输入值，用高内阻电压表测出U f从小到大调节变化过程中各对应点的U CB、U DB、U CD（即△U）及U EB、U FB，记录在表1-2中。 6．根据表1-2中测得的数据绘制检测桥的特性曲线。 四、实验记录表 表1-1 测量变压器变比、整流及稳压管稳压值测试记录表（见下表）。调差电阻“0 AB BC CA 表1-2 比较桥检测特性实验记录表 整定电位器位置不同时，测试交流电压U f与测量桥的输出关系，测量桥输出一点为RP滑动端（C），另一点为4VW c和3R c的连接点（D），即为比较桥输出电压U CD（△U），及U CB、U DB、U EB、U FB各点电位见图1-9。
简答： 1.VHDL中变量与信号的主要区别 一、变量是一个局部量，只能在进程和子程序，无延时，立即发生，主要作用是在进程中作为临时的数据存储单元。 从VHDL语句功能和行为仿真来看，信号与变量的差异主要表现在接受信息的方式和信息保持与传递的区域大小上。 （1）如：信号可以设置传输延迟量，而变量则不能； （2）如：信号可作为模块间的信息载体，如在结构体中个进程间传递信息；变量只能作为局部的信息载体，如只能在所定义的进程中有效。 （3) 变量的设置有时只是一种过渡，最后的信息传输和界面间的通信都是靠信号来完成综合后的信号将对应更多的硬件结构。 2.ASIC、FPGA、EDA、ISP的含义 ASIC：专用集成电路FPGA：可编程逻辑器件EDA：电子设计自动化ISP：因特网服务提供商 3.常用的库的名称（IEEE STD WORK VITAL） 5.进程语句的特点 （1）进程与进程，或其它并行语句之间的并行性，体现硬件电路并行运行特征。 （2）进程内部的顺序语句具有顺序与并行双重性。顺序行为体现硬件的逻辑功能，并行行为体现硬件特征。 进程内部使用顺序语句，对一个系统进行算法、行为和逻辑功能进行描述，可以具有高抽象性的特点，可以与具体的硬件没有关联。 这种顺序仅是指语句执行上的顺序（针对于HDL的行为仿真），并不意味着PROCESS语句在综合后所对应的硬件逻辑行为也同样具有顺序性。
VHDL程序无法进行诸如软件语言那样的“单步”调试，因为整个程序是一个整体，不能割裂每一句，只能通过仿真波形来了解程序的问题。 （3）进程有启动与挂起两种状态。 （4）进程与进程，或其它并行语句之间通过信号交流。 （5）时序电路必须由进程中的顺序语句描述，而此顺序语句必须由不完整的条件语句构成。推荐在一个进程中只描述针对同一时钟的同步时序逻辑，而异步时序逻辑或多时钟逻辑必须由多个进程来表达。 6.实体定义时端口方向OUT与BUFFER有何不同? OUT：输出端口。定义的通道为单向输出（写）模式，即通过此端口只能将实体内的数据流向外部。 BUFFER：缓冲端口。其功能与INOUT类似，区别在于当需要输入数据时，只允许内部回读输出的信号，即允许反馈。 如：在计数器的设计中，将计数器输出的计数信号回读，作为下一次计数的初值。 与OUT模式相比，BUFFER回读信号不是由外部输入的，而是由内部产生、向外输出信号。 即OUT结构体内部不能再使用，BUFFER结构体内部可再使用。
EDA设计说明书 课程名称：EDA技术实用教程 设计题目：八位二进制全加器 院系：电子信息与电气工程学院学生姓名： 学号： 专业班级： 指导教师：李响 2011 年6 月1
1. 设计目的 熟悉利用QuartusⅡ的原理图输入法设计简单的组合电路，掌握层次化设计的方法，并通过一个八位全加器的设计把握利用EDA软件进行原理图输入方式的电子线路设计的详细流程。 2. 设计原理 2.1 一位全加器的原理 一位全加器可以用两个半加器及一个或门连接而成，因此需要首先完成半加器的设计。在本设计中，将采用原理图输入法来完成设计。 一位全加器的设计步骤： ①为本项工程设计建立文件夹； ②输入设计项目和存盘； ③将设计项目设计成可调用的元件； ④设计全加器顶层文件； ⑤将设计项日设置成工程和时序仿真。 2.2 八位全加器的原理 一个八位全加器可以由八个一位全加器构成，加法器之间的进位可以用串行方式实现，即将低位加法器的进位输出cout 与相邻的高位加法器的最低进位输入信号cin 相接。 3. 设计方案与仿真 3.1 一位全加器的设计与仿真 全加器的实现是以半加器的实现为基础的，因此，要设计全加器应首先设计一个一位的半加器。半加器的实现方案为： ①为此项工程建立文件夹； ②在基本元件库中，选中需要的元件，将元件（包含元件and2、not 、xnor 和输 入输出引脚input、output）调入原理图编辑窗口中；
③将己设计好的原理图文件存盘； ④将所设计的半加器设置成可调用的元件。 用原理图输入法所设计的半加器原理图如图3-1所示，利用QuartusⅡ软件平台，根据图3-1所示电路，可生成一个半加器元件符号，如图3-2所示。在半加器的基础上，为了建立全加器的顶层文件，必须再打开一个原理图编辑窗口，方法同上。其中，所选择的元件包含半加器、或门和输入输出引脚，由此可得到如图3-3所示的全加器原理图；进而可生成个全加器元件符号，如图3-4所示。 图3-1 半加器原理图图3-2 半加器元件符号 图3-3 全加器原理图图3-4 全加器元件符号按照一位全加器原理图连接电路，通过编译、仿真所得的波形图如图3-5所示： 图3-5 一位全加器时序仿真波形 根据图3-5可知，当输入信号ain 、bin 、cin 全是低电平时，输出信号sum 和cout 全是低电平；当输入信号ain 、bin 、cin 中有且只有一个为高电平时，输出信号sum 为高电平，输出信号cout 为低电平；当输入信号ain 、bin 、cin 中有两个为
南昌大学实验报告 学生姓名： 学 号： 专业班级： 中兴101 实验类型：■ 验证 □ 综合 □设计 □ 创新 实验日期： 2012 9 28 实验成绩： 实验一 一位二进制全加器设计实验 一．实验目的 （1）掌握Quartus II 的VHDL 文本设计和原理图输入方法设计全过程； （2）熟悉简单组合电路的设计，掌握系统仿真，学会分析硬件测试结果； （3） 熟悉设备和软件，掌握实验操作。 二．实验内容与要求 （1）在利用VHDL 编辑程序实现半加器和或门，再利用原理图连接半加器和或门完成全加器的设计，熟悉层次设计概念； （2）给出此项设计的仿真波形； （3）参照实验板1K100的引脚号，选定和锁定引脚，编程下载，进行硬件测试。 三．设计思路 一个1位全加器可以用两个1位半加器及一个或门连接而成。而一个1位半加器可由基本门电路组成。 (1) 半加器设计原理 能对两个1位二进制数进行相加而求得和及进位的逻辑电路称为半加器。或：只考虑两个一位二进制数的相加，而不考虑来自低位进位数的运算电路，称为半加器。图1为半加器原理图。其中：a 、b 分别为被加数与加数，作为电路的输入端；so 为两数相加产生的本位和，它和两数相加产生的向高位的进位co 一起作为电路的输出。 半加器的真值表为 表1 半加器真值表 由真值表可分别写出和数so ，进位数co 的逻辑函数表达式为： b a b a b a so ⊕=+=- - （1） ab co = （2） 图1半加器原理图 (2) 全加器设计原理 除本位两个数相加外，还要加上从低位来的进位数，称为全加器。图2全加器原理图。全加器的真值表如下：
实验一三相异步电动机接触器点动控制线路 (2) 实验二三相异步电动机的可逆运转控制 (4) 实验三通电延时型控制线路 (6) 实验四可编程控制器的基本指令编程练习 (8) 实验五喷泉的模拟控制 (10) 实验六交通灯的模拟控制 (13) 实验七液体混合的模拟控制 (16)
实验一 三相异步电动机接触器点动控制线路 一、概述 三相笼式异步电机由于结构简单、性价比高、维修方便等优点获得了广泛的应用。在工农业生产中，经常采用继电器接触控制系统对中小功率笼式异步电机进行点动控制，其控制线路大部分由继电器、接触器、按钮等有触头电器组成。 图2是三相鼠笼异步电动机接触器点动控制线路（电机为Y 接法） 起动时，合上漏电保护断路器及空气开关QF ，引入三相电源。按下起动按钮SB2时，交流接触器KM1的线圈通电，主触头KM1闭合，电动机接通电源起动。当手松开按钮时，接触器KM1断电释放，主触头KM1断开，电动机电源被切断而停止运转。 FR1 FU1KM1 QF L1 L2 L3 L KM1 M 3~ FR1 N FU2 FU2 L SB1 SB2 二、实验目的 1、 了解时间继电器的结构，掌握其工作原理及使用方法。 2、 掌握Y-Δ起动的工作原理。 3、 熟悉实验线路的故障分析及排除故障的方法。 三、实验设备 序号 设备名称 使用仪器名称 数量 1 DL-CX-001 三相交流电源 1 2 WD01G 空开、熔断器模块 1 3 WD04G 热继电器模块 1 4 WD09G 按钮模块 1 5 WD02G 接触器模块 1 6 M04 三相鼠笼式异步电动机 1 四、实验内容及步骤 1、检查各实验设备外观及质量是否良好。 2、按图2三相鼠笼式异步电动机接触器点动控制线路进行正确的接线。先接主回路，再接控制回路。自己检查无误并经指导老师检认可后方可合闸通电实验。 （1）、热继电器值调到1.0A 。 （2）、合上漏电保护断路器及空气开关QF ，调节三相电源输出220V 。 （3）、按下起动按钮SB2时，观察电机工作情况，体会点动操作。（注意，操作次数不宜频