基于JTAG的SoC片上调试系统设计
陈锐
【期刊名称】《电子设计工程》
【年(卷),期】2015(000)003
【摘要】文章提出了一种基于JTAG的SoC片上调试系统设计方法，该系统主要包括JTAG接口和片上调试模式控制单元。通过执行不同的操作指令，该片上调试系统可实现断点设置、单步执行、寄存器和存储器内容监控、在线编程以及程序运行现场设置等调试功能。文章同时说明了片上调试系统的工作原理和硬件架构。%The paper presents the design of On-chip debug system based on JTAG for SoC, the system mainly includes JTAG interface and On-chip debug mode control unit. By executing different debugging instructions , On-chip debug system can perform debug functions, for example, setting breakpoints, single step execution, monitoring the registers and memory, programming on line and configuring microcontroller's execution state. Meanwhile , this paper expatiates working principle and hardware structure of the On-chip debug system.
【总页数】3页(P154-156)
【作者】陈锐
【作者单位】空间电子信息技术研究院空间通信与测控技术研究所，陕西西安710000
【正文语种】中文
【中图分类】TN-402
【相关文献】
1.基于JTAG和FPGA的嵌入式SOC验证系统设计与实现 [J], 窦建华;孙强;陆俊峰
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3.一种基于JTAG的SoC片上调试系统的设计 [J], 虞致国;魏敬和
4.基于JTAG标准的处理器片上调试的分析和实现 [J], 金辉;华斯亮;张铁军;侯朝焕
5.一种基于JTAG接口的片上调试与性能分析方法 [J], 高瑛珂;王琪;李泉泉;张铁军;侯朝焕
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基于ARM开发的JTAG仿真器的调试设 计 基于JTAG仿真器的调试是目前ARM开发中采用最多的一种方式。大多数ARM设计采用了片上JTAG接口，并将其作为测试、调试方法的重要组成。JTAG仿真器通过ARM芯片的JTAG边界扫描口与ARMCPU核通信，实现了完全非插入式调试，不使用片上资源，不需要目标存储器，不占用目标系统的任何端口。由于JTAG调试的目标程序是在目标板上执行，使得仿真更加接近于目标硬件[1]。目前针对嵌入式系统开发的调试工具品种繁多，如ARM公司的AXDdebugger软件 基于JTAG仿真器的调试是目前ARM开发中采用最多的一种方式。大多数ARM设计采用了片上JTAG接口，并将其作为测试、调试方法的重要组成。 JTAG仿真器通过ARM芯片的JTAG边界扫描口与ARM CPU核通信，实现了完全非插入式调试，不使用片上资源，不需要目标存储器，不占用目标系统的任何端口。由于JTAG调试的目标程序是在目标板上执行，使得仿真更加接近于目标硬件[1]。 目前针对嵌入式系统开发的调试工具品种繁多，如ARM公司的AXD debugger软件与Mutil-ICE仿真器等。但是大部分嵌入式调试工具价格过高，因此设计实现一种速度快、性能稳定、价格低廉、易于实现的ARM调试工具是十分必要的。 1 ARM JTAG调试原理 ARM典型的调试系统结构如图1所示。调试系统包括调试主机、仿真器和调试目标。 调试主机是一台运行调试软件(例如ADS)的计算机。调试主机可以发出高层的调试命令，例如设置断点、访问内存等[2]。 仿真器用来将调试主机发出的高层调试命令转换为底层的ARM JTAG调试命令。因为目标机无法识别调试主机发送来的高级命令，因此就需要仿真器将调试主机发出的高层调试命令转换为底层的ARM JTAG调试命令[3]。在整个调试系统
SOC设计基础
第1章绪论 1.1 SOC的概念 SOC是System On Chip的缩写，一般译为片上系统。从字面意义理解，SOC 就是集成在单一芯片上的系统。那么是什么样的系统呐？从典型的SOC的功能上看，这个“系统”就是常说的嵌入式系统。那么什么是嵌入式系统？再进一步解释下去，所谓，嵌入式系统就是“嵌入到应用对象中的计算机系统”，它由构成普通计算机系统的核心部件，如CPU、存储器、接口电路等构成，也同样要依靠程序运行，但不具有普通计算机的外部形态。“嵌入”的意思是说它在应用时要嵌入到应用对象中，例如，用于汽车的嵌入式系统要“嵌入”，或者说安装到汽车中，用于仪器或仪表的嵌入式系统要安装到仪表中。平时，我们只能看到应用对象，而看不到“嵌入式系统”，但它却实实在在地存在，并起着致关重要的作用。普通的嵌入式系统是制作在线路板上的，要由多个芯片构成，而SOC 则是制作在一个芯片上，从这个角度看，SOC也可以理解为对现有系统的进一步集成。现在，可以先给SOC做一个简单的定义：SOC就是在单一芯片上实现的嵌入式系统。 1.2 SOC的特征 从外观上看SOC就是一个芯片，与其它集成电路芯片没有什么区别。SOC 的特征在于其内部的硬件资源和设计目标。按定义，一个SOC是一个计算机系统，它一定要有CPU或DSP。SOC还一定要有存储器，包括程序存储器和数据存储器，因为没有存储器也不能构成系统。即使有这些硬件资源，能够构成系统，也不一定就是SOC，因为普通的微控制器（MCU，即单片机）同样也具有这些资源。SOC与普通单片机的区别在于，SOC在芯片的设计阶段就考虑到了应用，是面向某一个特定应用领域的。SOC一定要有这个应用领域需要的特定硬件资源，否则就没有设计的必要了。为突出这个特征，需要在简单定义上增加一个定语，即：SOC就是在单一芯片上实现的，面向特定应用的嵌入式系统。 1.3 SOC设计技术 仅从功能特征和硬件资源特征上给SOC下定义是不全面的，多数情况下，讨论SOC其实是讨论一种设计技术。SOC的设计技术基于一般大规模数字电路
适用于多架构嵌入式处理器的在线调试器设计与实现 莫鹏飞1,陈志坚2,黄欢欢1 （1.杭州市中天微系统有限公司，浙江杭州310012 2.浙江大学超大规模集成电路研究所，浙江杭州310027；） 摘要:为了实现适用于多架构嵌入式处理器的在线调试器，本文提出分层设计的思想，利用部分硬件驱动化的方法，设计实现了一款多架构嵌入式CPU在线调试器。此调试器能适用于内含不同调试接口电路HAD的嵌入式处理器。其需要适用于另一架构的嵌入式处理器时，硬件资源仅增加6.09K。由于采用了硬件驱动化的方法，有利于调试的升级换代，此款在线调试器平均下载速度能到1367KB/S。 关键字：嵌入式处理器，CK-CPU，在线调试器OCD，IEEE1149，JTAG，USB 中图分类号: TN402 文献标志码：A Design and implementation of high-speed configurable RSA accelerator ZENG Jian-lin1, HUANG Kai1, MA De1, FENG Jiong2, GE Hai-tong2, YAN Xiao-lang1 (1.Institute of VLSI Design, Zhejiang University, Hangzhou 310027, China 2. Hangzhou C-SKY Microsystem Corporation, Hangzhou 310012, China) Abstract: To implement high-speed configurable RSA accelerator, a pipelined modular multiplier based on radix-64 Montgomery Modular Multiplication and its corresponding configurable memory architecture are proposed. With five-stage parallel pipeline and configurable memory, it fulfills RSA calculation ranging from 256-bit to 2048bit efficiently. As is shown in experiment, compared with other related works, the proposed pipeline architecture can reach better tradeoff between performance and resource. The accelerator is able to increase the performance of modular Key words: RSA, Montgomery modular multiplication, radix-64, parallel pipeline, configurable 0 引言 随着硬件SoC系统的设计趋向成熟、嵌入式系统软件变得复杂的情况下，嵌入式处理器应用于嵌入式系统的研发时，软件调试的时间往往占到总体时间的50%以上[1]。嵌入式调试器中片上调试器OCD（On-Chip Dedugging），以其能方便的地访问CPU内的各种资源及价格适中越来越受到市场的热捧。 OCD的实质是根据目标CPU对调试接口的支持，结合运行在主机上的调试工具，如GDB，及中间JTAG协议转换器来实现整个调试器系统。因此，OCD要求目标CPU 内具有支持OCD的调试接口电路，又名硬件辅助调试电路HAD（Hardware assisted Dedugging）。而HAD存在各种不同的实现方式，没有统一的标准，使得一款调试器只能适用于含有相同HAD电路的CPU中。如Lauterbach的TRACE32-ICD[2]，能支持不同目标CPU的前提是需要更换调试器接口线（硬件）和相关软件。 因此，设计一种在线调试器，使其能适用于内含不同HAD 的多架构CPU，已经成为一个重要的趋势。 本文在研究CK-CPU[3] 调试接口电路HAD的基础上，提出分层设计的思想，对CK-CPU调试系统进行分层设计，利用部分硬件驱动化的方法，设计实现了一款嵌入式CPU在线调试器，其能适用于CK-CPU全系列处理器，不受不同HAD架构的影响。多增加支持另一HAD架构的CPU时，需要增加的微操作模块，硬件资源仅为6.09K逻辑门。此方法有利于在线调试器的升级换代，需要更新调试器时，只需要更新相关软件，而不需要更换调试器硬件，为整个调试系统的升级节约了成本。由于采用了分层设计的思想，设计人员能专注于优化每一层，此调试器平均下载速度可达到1367 KB/S。1CK-CPU 调试接口电路HAD CK-CPU嵌入式CPU是C-CORE的重要分支，是面向中高端SoC应用的32位高性能低功耗CPU IP核[4]。
SoC技术及其发展 一、背景 回顾计算机发展史，计算机技术发展与IC(集成电路)技术发展紧密相关。半个多世纪以来，计算机发展主要经历了真空管(1代)、晶体管(2代)、集成电路(3代)、微处理器(4代)等时代。目前IC设计产业中出现了系统设计和IP核设计的分工，形成了以SoC (System On a Chip) 技术为主导的chipless设计方式，对计算机技术发展将产生较为深远影响。 SoC设计方法学已引起了工业界和学术界的极大关注，是后PC时代的重要发展方向。SoC可以充分利用已有的设计积累，显著地提高ASIC的设计能力，缩小设计能力与IC工艺能力的差距。其设计方法学与计算机的发展紧密相关，会进一步拓展计算机体系结构发展方向。 SoC通常将微处理器、模拟IP核、数字IP核和存储器（或片外存储控制接口）集成在单一芯片上。SoC可以使应用产品实现小型、轻量、低功耗、多功能、高速度和低成本，因此具备较强的市场竞争力，主要广泛用于计算机、通信、消费、工控、交通运输等领域。在过去6、7年中，SoC得到了快速发展。据估计，到2007年销售额将达347亿美元，年增长率超过20%。二十一世纪初将是SoC快速发展的时期。 当前，无论在国际上还是国内，在SoC设计领域已展开激烈竞争。SoC按实现技术可分为三类，一类是CSoC3，当前仍以学术研究机构为主导，注重体系结构探索性工作；另一类是SoPC4，以FPGA5厂商和科研机构为主导，适合多品种少批量产品开发；第三类是ASIC SoC，以微处理器和芯片设计公司为主导，追求良好的性价比，适合大批量规模生产；其它如PSoC6、EPGA7均可归入SoPC类。SoC按指令集来划分，主要有X86系列、ARM 系列、MIPS系列和类指令系列，性能成本各有千秋。 在国际上，基于x86 SoC的产品有国家半导体公司的SC2200,适合做无线浏览器（WebPad）、瘦客户机和机顶盒等产品。在我国台湾地区，如Rise Technology公司的SCX501,SiS公司的SiS550系列，均属于x86系列的SoC，适合做信息家电产品；基于ARM 系列的SoC更是数不胜数，如Sharp的LH7A400,Samsung的S3C44AOA,OKI的ML67Q530等；基于MIPS系列的产品主要是AMD Alchemy Au1000、Au1500等系列产品；基于类指令系列的产品，如Crusoe TM5800，采用超长指令，代码效率高。国内SoC研制开发者主要基于MIPS 系列和类指令系列，如中科院计算所中科SoC(基于龙芯CPU核，兼容MIPSIII指令集)、北大众志（定义少许特殊指令）、方舟2号（自定义指令集）、国芯C*Core（继承M*Core）等,提供了面向不同应用领域的解决方案。方舟与国芯走低功耗发展之路，北大走嵌入式发展之路，计算所走高性能系统集成发展之路。 SoC自20世纪90年代后期出现以来，随着超深亚微米工艺的不断发展，以3C融合为特征的后PC时代给SoC发展创造了广阔的发展空间，也日益引起学术界和工业界的极大关注。SoC品种日益繁多，在关注面积、延迟、功耗的基础上，设计目标在向高成品率、高可靠性、低EMI噪声、低成本、高易用性等方面转移，这将使系统级集成能力快速发展。 二、研究内容 尽管SoC沿CSoC、SoPC、ASIC SoC这三个方向发展，但最具挑战性的还是ASIC SoC 研究领域。SoC设计方法学主要研究总线架构技术、IP核可复用技术、可靠性设计技术、软硬件协同设计技术、SoC设计验证技术、芯片综合/时序分析技术、可测性/可调试性设计技术、低功耗设计技术、新型电路实现技术等，此外还要做操作系统/嵌入式软件移植、开发研究，是一门跨学科的新兴研究领域。
ARM JTAG仿真器调试方法之SRAM篇 本文简单介绍如何使用JTAG仿真器将映像文件下载到SRAM中进行调试。 我使用的JTAG仿真器是Banyan-U ARM EMULATOR，该仿真器可以自动检测CPU类型，支持PXA270处理器。另外，随盘附带有FLASH烧写工具（FlashAccess 和FlashWrite）。 首先安装JTAG仿真器的上位机后台服务程序，然后连接好仿真器和主机以及ARM处理器，自动安装好设备驱动。通过配置AXD的Configure Target...选项，将该仿真器后台服务程序动态库Banyan.dll加入进来，这样，就可以在AXD环境下使用该仿真器进行程序调试了。 将带调试信息的*.axf映像文件加载到ARM处理器内部的SRAM中进行调试是最简单快捷的方式之一。过程如下： 首先要了解ARM处理器的内部SRAM的地址空间（包括起始地址和大小），一般ARM处理器内部都有几十K～几百K的SRAM，对于PXA270处理器，内部有256K的地址连续的SRAM，分为4个BANK，起始地址为0x5c000000。对于一些小型程序的调试，这个空间也已经足够了。 其次，要在CodeWarrior中设置工程的链接属性，在Edit-> DebugRel Settings-> Linker-> ARM Linker中设置映像的RO段基地址为0x5c000000，当然也可以设置为SRAM空间的其他地址，不过要注意映像文件大小不要超过SRAM 地址空间。 最后，编译工程生成*.axf映像文件，启动AXD，通过File->Load Image...选项加载映像，这样，映像文件就被加载到前面设定的RO BASE为起始地址的SRAM空间中。 如何检查映像文件是否被正确或成功地加载到了SRAM中呢？在AXD的源代码窗口点鼠标右键，选择Interleave Disassembly，如果看到各条代码在SRAM 中对应地址的正确的机器码，就说明映像被成功加载了
杭州康芯SOPC实验开发系统说明 (型号：GW48-PK2S) 1、关于ASIC、CPLD、sopc、FPGA ASIC（Application Specific Intergrated Circuits）即专用集成电路，是指应特定用户要求和特定电子系统的需要而设计、制造的集成电路。目前用CPLD（复杂可编程逻辑器件）和FPGA（现场可编程逻辑阵列）来进行ASIC设计是最为流行的方式之一，它们的共性是都具有用户现场可编程特性，都支持边界扫描技术，但两者在集成度、速度以及编程方式上具有各自的特点。ASIC的特点是面向特定用户的需求，品种多、批量少，要求设计和生产周期短，它作为集成电路技术与特定用户的整机或系统技术紧密结合的产物，与通用集成电路相比具有体积更小、重量更轻、功耗更低、可靠性提高、性能提高、保密性增强、成本降低等优点。 在二○世纪九十年度末，可编程逻辑器件（PLD）的复杂度已经能够在单个可编程器件内实现整个系统。完整的单芯片系统（SOC）概念是指在一个芯片中实现用户定义的系统，它通常暗指包括片内存储器和外设的微处理器。最初宣称真正的SOC――或可编程单芯片系统（SOPC）――能够提供基于PLD的处理器。在2000年，Altera发布了Nios处理器，这是Altera Excalibur嵌入处理器计划中第一个产品，它成为业界第一款为可编程逻辑优化的可配置处理器。本文阐述开发Nios处理器设计环境的过程和涉及的决策，以及它如何演化为一种SOPC工具。 Altera很清楚地意识到，如果我们把可编程逻辑的固有的优势集成到嵌入处理器的开发流程中，我们就会拥有非常成功的产品。基于PLD的处理器恰恰具有应用所需的特性。一旦定义了处理器之后，设计者就“具备”了体系结构，可放心使用。因为PLD和嵌入处理器随即就生效了，可以马上开始设计软件原型。CPU周边的专用硬件逻辑可以慢慢地集成进去，在每个阶段软件都能够进行测试，解决遇到的问题。另外，软件组可以对结构方面提出一些建议，改善代码效率和/或处理器性能，这些软件/硬件权衡可以在硬件设计过程中间完成。 CPLD（Complex Programmable Logic Device）是Complex PLD的简称,一种较PLD 为复杂的逻辑元件。CPLD是一种用户根据各自需要而自行构造逻辑功能的数字集成电路。其基本设计方法是借助集成开发软件平台，用原理图、硬件描述语言等方法，生成相应的目标文件，通过下载电缆（“在系统”编程）将代码传送到目标芯片中，实现设计的数字系统。 20世纪70年代，最早的可编程逻辑器件--PLD诞生了。其输出结构是可编程的逻辑宏单元，因为它的硬件结构设计可由软件完成（相当于房子盖好后人工设计局部室内结构），因而它的设计比纯硬件的数字电路具有很强的灵活性，但其过于简单的结构也使它们只能实现规模较小的电路。为弥补PLD只能设计小规模电路这一缺陷，20世纪80年代中期，推出了复杂可编程逻辑器件--CPLD。目前应用已深入网络、仪器仪表、汽车电子、数控机床、航天测控设备等方面。 FPGA（现场可编程门阵列）是专用集成电路（ASIC）中集成度最高的一种，用户可对FPGA内部的逻辑模块和I/O模块重新配置，以实现用户的逻辑，因而也被用于对CPU 的模拟。用户对FPGA的编程数据放在Flash芯片中，通过上电加载到FPGA中，对其进行初始化。也可在线对其编程，实现系统在线重构，这一特性可以构建一个根据计算任务不同而实时定制的CPU，这是当今研究的热门领域。
片上系统SOC 20世纪90年代初，电子产品的开发出现两个显著的特点：产品深度复杂化和上市时限缩短。基于门级描述的电路级设计方法已经赶不上新形势的发展需要，于是基于系统级的设计方法开始进入人们的视野。随着半导体工艺技术的发展，特别是超深亚微米（VDSM，0.25μm）工艺技术的成熟，使得在一块硅芯片上集成不同功能模块（成为系统集成芯片）成为可能。这种将各种功能模块集成于一块芯片上的完整系统，就是片上系统SoC（System on Chip）。SoC是集成电路发展的必然趋势。 SoC设计技术始于20世纪90年代中期，它是一种系统级的设计技术。如今，电子系统的设计已不再是利用各种通用集成电路IC（Integrated Circuit）进行印刷电路板PCB（Ptinted Circuit Board）板级的设计和调试，而是转向以大规模现场可编程逻辑阵列FPGA（Field-Programmable Gate Array）或专用集成电路ASIC （Applicatlon-Specific Integrated Circuit）为物理载体的系统级的芯片设计。使用ASIC为物理载体进行芯片设计的技术称为片上系统技术，即SoC；使用FPGA作为物理载体进行芯片设计的技术称为可编程片上系统技术，即SoPC（System on Programmable chip）。SoC技术和SoPC技术都是系统级芯片设计技术（统称为广义SoC）。 到目前为止，Soc还没有一个公认的准确定义，但一般认为它有三大技术特征：采用深亚微米（DSM）工艺技术，IP核（Intellectual Property Core）复用以及软硬件协同设计。SoC的开发是从整个系统的功能和性能出发，利用IP复用和深亚微米技术，采用软件和硬件结合的设计和验证方法，综合考虑软硬件资源的使用成本，设计出满足性能要求的高效率、低成本的软硬件体系结构，从而在一个芯片上实现复杂的功能，并考虑其可编程特性和缩短上市时间。使用SoC技术设计的芯片，一般有一个或多个微处理器芯片和数个功能模块。各个功能模块在微处理器的协调下，共同完成芯片的系统功能，为高性能、低成本、短开发周期的嵌入式系统设计提供
片上系统：片上系统soc又称为集成系统，简称IS。一般将一个完整产品的各功能集成在一个芯片上或一个芯片组上。 可编程sopc：SOPC是一种通用器件，是基于FPGA的可重构SOC。Cyclone：特点：1.Nios嵌入式处理器支持2.中等容量的片内存储器3.从低到中等速度的I/O和存储器4.广泛的IP核支持 CycloneII：~：用于那些考虑成本多与性能或其他功能的设计。特点：1.NiosII嵌入式处理器支持2.嵌入式18x18数字信号处理（DSP）乘法器3.中等容量的片内存储器4.中等速度的I/O和存储器接口5.广泛的IP核支持 QuartusII设计流程：设计输入——设计综合——布局布线——验证、仿真——嵌入式软件 Cyclone架构：垂直结构的逻辑单元（IE）、嵌入式存储块和锁相环（PLL）、周围环绕着的I/O单元（IOE） 支持的接口及协议：PCI：标准总线型接口、SDRAM及FCRAM接口、10/100及千兆以太网、串行总线接口、通信协议 锁相环的目的：给用户提供高性能的时钟管理能力。 工作原理：压控振荡器给出一个信号，一部分作为输出另一部分通过分频与外部输入的分频信号作相位比较，如果相位差发生了变化，则相位比较器输出端电压发生变化去控制压控振荡器（VCO）直到相位差恢复，达到锁频的目的。k=0,1,2 I/O特性：支持差分I/O口（LVTTL、LVCOMS）和普通I/O口（LVDS、RSDS） 普通I/O口特点：驱动能力强、电流小、抗干扰性能差 差分I/O口特点：抗干扰性能强、驱动能力差，电流大、电磁干扰低、电源功耗低 Cyclone与CycloneII区别：CycloneII器件提供了最多150个18X18位乘法器，可以实现通用数字信号处理（DSP）功能 引脚锁定步骤：1.打开引脚锁定界面2.双击引脚锁定区Location 3.在列出的引脚号中进行选择4.所有引脚锁定好后，再次进行编译 波形仿真步骤：1.新建波形仿真步骤2.设置仿真器3.插入仿真节点4.编辑输入波形文件5.运行仿真器 SOPC Builde是Altera公司推出的一种可加快在PLD内实现嵌入式处理器相关设计的工具，是一个系统级开发工具 ~设计流程阶段：配置和生成。配置：部分配置和系统配置 模块池：1.绿圆点：用户可以添加到用户系统中的元件是完全许可的。 2.黄圆点：元件在系统中的应用受到某种形式的限制，主要限制有使用时间有所限制和功能有所减少。 3.白圆点：元件目前还没有安装到用户的系统上，用户可以从网上下载这些元件。 NiosII软硬件开发流程：硬件：1.用SOPC Buider系统软件选取合适的CPU、存储器以及外围器件，并定制它们东东功能。2.利用QuartusII 选取可编程器件系列，并进行布局布线，之后对I/O分配管脚，进行硬件编译或时序约束的设置，生成配置文件。3.将配置文件下载到开发板上，当校验完硬件设计后，再次将配置文件下载到非易失性的存储器中。软件：1.编写独立于器件的C/C++软件。2.IDE根据SOPC Builder对系统硬件配置自动生成一个定制HAL系统库，这个库为程序和底层硬件与通信提供接口驱动程序。3.使用NiosII IDE对软件工程进行编译、调试。 4.将硬件设计下载到开发板上后就将软件下载到开发板上并在硬件上运行。 System.h系统描述的信息：1.外围设备的硬件配置2.基地址3.中断优先级4.外围器件的符号名称。 数据宽度和HAL类型：alt_types.h定义了HAL类型。alt_8/16/32：有符号8/16/32位整数 Alt_u8/16/32：无符号8/16/32位整数 C语言标准库函数：fopen()打开一个文件，fclose()关闭一个文件fread()从一个文件流中读取数据。 HAL库UNIX文件操作函数：close()关闭文件fstat()由文件描述词取得文件状态ioctl()设备驱动程序中对设备的I/O通道进行管理isatty()检查设备类型lseek()移动文件读/写指针open()打开一个文件resd()从打开文件中读数据stat()检查文件属性writel()写到一文件中
基于JTAG的MIPS软核处理器调试器设计与实现在嵌入式系统开发过程中,系统软硬件调试是嵌入式系统开发的重要环节,一个高效强大的片上调试系统不仅能够缩短系统的开发周期,而且可以增强产品的竞争力。在嵌入式系统中,调试技术的难点在于如何去利用可控的调试手段来完成对处理器内部的测试以及软件运行状态的监控。 目前,在嵌入式系统中最有效的调试方式是基于 JTAG 协议标准(IEEE Standard 1149.1-TEST Access Port and Boundary-Scan Architecture)的片上调试技术,就是在处理器芯片内设计符合JTAG协议标准的内嵌调试结构和模块,实现对目标处理器的调试控制,包括调试中断,设置硬件断点,单步调试等操作,方便用户对嵌入式系统的片上开发与调试。本文结合了一款32位的MIPS处理器,实现了一种基于JTAG的调试功能模块的结构设计,即在处理器中添加了一个供调试使用的调试接口。 调试接口的结构主要包括调试控制寄存器堆和调试扫描链两个部分。在调试控制信号的控制下,调试控制寄存器可以存储MIPS处理器中当前执行指令的PC 值、指令的运行结果以及处理器的运行状态等相关调试信息。 在TAP控制器的控制下,调试扫描链是处理器与外部功能模块进行交互的唯一工具。通过调试扫描链实现对调试控制寄存器的读写,来完成调试控制寄存器中调试信息的输出以及对处理器的运行进行控制。 本课题还实现了 JTAG模块的设计,通过JTAG模块中的TAP控制器可以实现对调试接口的控制,进而实现对处理器的调试控制,最终实现了基于JTAG的MIPS 处理器调试器的设计。除此之外,为实现相关调试控制,本文结合了 MIPS处理器的异常处理流程,完成了这款32位MIPS处理器的调试异常设计。
基于SoC-FPGA的磁声发射信号采集系统设计与实现 基于SoC-FPGA的磁声发射信号采集系统设计与实现 摘要：本文主要介绍了一种基于SoC-FPGA的磁声发射信号采集系统的设计与实现。该系统利用磁声发射技术来实时监测物体的健康状况，并提供可靠的预警和故障诊断功能。文章首先介绍了磁声发射技术的基本原理，然后设计了一个包含磁声传感器的硬件电路，并通过SoC-FPGA实现了信号的采集、处理和分析功能。最后，通过实际测试验证了系统的可行性和性能。 关键词：SoC-FPGA，磁声发射，信号采集，健康监测，预警，故障诊断 一、引言 磁声发射技术是一种利用物体在受力、损伤或疲劳过程中产生的超声波信号来判断其健康状况的无损检测技术。磁声发射信号的频率范围通常在几十千赫兹至几十兆赫兹之间，对物体的内部结构和材料特性有较好的敏感性和分辨能力。因此，磁声发射技术在工业领域的故障诊断、结构健康监测等方面具有广泛的应用前景。 本文旨在设计和实现一种基于SoC-FPGA的磁声发射信号采集系统，以提供可靠的信号采集、处理和分析功能，用于实时监测物体的健康状况。 二、磁声发射技术的原理 磁声发射技术利用物体在受力、损伤或疲劳过程中产生的超声波信号来判断其健康状况。该技术的基本原理是在物体表面放置一个或多个磁声传感器，通过采集传感器接收到的超声波信号，并分析信号的频谱图、时频图等特征参数，来判断物体是
否存在疲劳、损伤等问题。 三、硬件电路设计 为了实现磁声发射信号的采集，需要设计一个包含磁声传感器的硬件电路。本文采用了FPGA作为主控芯片，并通过SoC技术将FPGA与ARM处理器集成在一块芯片上，实现了集成化的硬件系统。 1. 磁声传感器模块设计 磁声传感器是磁声发射信号采集系统的核心部件，其作用是将物体表面产生的超声波信号转换成电信号。本文设计了一种集成磁声传感器的模块，通过硬件电路将传感器输出的模拟信号转换成数字信号，以便于后续的数字信号处理。 2. SoC-FPGA系统设计 SoC-FPGA系统由FPGA和ARM处理器组成，具有计算能力强、灵活性高的特点。本文采用SoC-FPGA作为硬件平台，实现了信号的采集、处理和分析功能。通过FPGA实现信号的高速采集和预处理功能，再通过ARM处理器进行信号的复杂算法计算和分析。 四、信号采集与处理 信号采集与处理是磁声发射信号采集系统的核心功能，通过对信号的采集和处理可以实时分析物体的健康状况。本文采用了多通道数据采集技术，并配合DMA技术实现了高速数据传输。同时，通过FPGA实现了信号的预处理功能，如数字滤波、时间和频率域分析等。 五、系统实现与测试 本文设计的基于SoC-FPGA的磁声发射信号采集系统经过硬件电路设计和信号采集与处理的实现后，通过实际测试验证了系统的可行性和性能。测试结果表明，该系统能够实时采集物体
构建系统级JTAG链调试电路 第一部分：JTAG技术介绍 JTAG技术俗称边界扫描技术，是近代发展起来的高级测试技术。 JTAG主要有以下几个方面应用： 1) .互连测试。判断互连线路是否存在开路、短路或固定逻辑故障。 2) .可编程器件的程序加载。如FLASH CPLD FPGA等器件的加载。 3) .可编程器件的在线调试。如FPGA DSP等器件在线debug。 4) .电路采样。器件正常工作时，对管脚状态进行采样观察。 JTAG测试一般使用标准的TAP(Test Access Port) 连接器，如下图所示。 A) .1号脚为TCK JTAG测试参考时钟，由JTAG主控制器提供给被测试器件，该信号需要下 拉处理，下拉电阻不能小于330ohm, —般选择1Kohm之所以TCK要下拉处理，是因为JTAG 测试规范规定：在TCK为低电平时，被测试器件的TAP状态机不得发生变化。所以，默认状 态下，TCK必须为低电平，使TAP状态机保持稳定。最小驱动电流为2mA B) .2号脚为GND使用时直接连单板的GND即可。 C) .3号脚为TDO JTAG测试数据输出管脚，JTAG主控制器从此管脚输出测试数据给被测试 器件，JTAG主控制器的TDO接被测试器件的TDI。TDO在TCK的下降沿输出。JTAG测试规范没有规定如何处理TDO t脚，一般情况下悬空即可，也可以通过 4.7Kohm电阻上拉到VCC 已增加驱动TDO的驱动能力。 D) .4号脚为VCC连接电源，一般为3.3V/2.5V/1.8V 等，具体看芯片说明。在这里特别说 明下，在实际使用中，很容易将2号脚的GND与此VCC接反，导致JTAG不可用，所以，大 家在设计审查时一定要特别关注这个地方。以免因低级错误导致设计改板。 E) .5号脚为TMS TMS是Test Mode Select的缩写，作用是进行测试模式选择，由JTAG主控制器输出给被测试器件。被测试器件在TCK的上升沿才TMS信号进行采样，根据采样结果来判断是正常模式还是JTAG测试模式(TMS= “ 0”为正常模式，TMS=“1 ”为JTAG模式)。该管脚需要上拉处理，上拉电阻不小于470ohm —般选取4.7Kohm。之所以要上拉处理，是 因为JTAG测试规范规定：当TMS为高电平状态持续5个TCK时钟周期时，TAP状态机必须
基于硬件仿真加速器的JTAG虚拟调试系统的设计与实现 基于硬件仿真加速器的JTAG虚拟调试系统的设计与实现 一、引言 随着软件和硬件设计的复杂化，虚拟调试技术在软硬件集成系统中的应用越来越广泛。JTAG（Joint Test Action Group） 是一种用于集成电路中测试和调试的标准接口，它为硬件调试提供了一种方便、快速且可编程的方式。本文将讨论基于硬件仿真加速器的JTAG虚拟调试系统的设计与实现。 二、系统设计 1. 系统架构 基于硬件仿真加速器的JTAG虚拟调试系统主要由以下几个模 块组成： （1）目标系统：待调试的硬件电路或器件。 （2）JTAG接口：用于与目标系统进行通信，通过接收与目标 系统的交互信息并返回调试结果。 （3）仿真控制器：负责控制整个虚拟调试系统的仿真过程， 为用户提供交互式界面和调试命令。 （4）仿真加速器：负责加速和优化仿真过程，提高调试效率。（5）调试信息处理模块：负责处理从目标系统传回的调试信息，包括状态信息、寄存器值等。 2. 系统工作原理 （1）用户指定调试任务和参数，并通过仿真控制器发送给仿 真加速器。 （2）仿真加速器接收到任务后，通过JTAG接口与目标系统通信，控制目标系统的运行。 （3）仿真控制器接收和处理来自目标系统的调试信息，并将
结果反馈给用户。 （4）用户可以根据反馈结果进行调试，并继续下一步操作， 形成一个闭环的调试过程。 三、系统实现 1. JTAG接口设计 在实现JTAG接口时，需要考虑到JTAG信号的速度和可靠性。可以使用现成的JTAG IP核，也可以自己设计一个简单的 JTAG控制器。控制器的设计需要参考JTAG协议规范，并根据 目标系统的特性进行相应的优化。 2. 仿真加速器设计 仿真加速器是整个系统的核心，它需要具备高性能、低功耗和可扩展性的特点。常见的JTAG仿真加速器包括基于FPGA的加速器和ASIC加速器。基于FPGA的加速器可以采取并行化的方式进行仿真加速，从而提高仿真速度。ASIC加速器可以提供 更高的集成度和性能，但开发成本较高。 四、系统特点 1. 高效性：通过使用硬件仿真加速器，能够显著提高仿真速度，加快调试过程。 2. 灵活性：用户可以通过交互式界面自定义调试任务和参数，提高调试的灵活性和效率。 3. 可扩展性：系统可以根据需要灵活扩展，支持不同类型的 目标系统和调试任务。 4. 高性能：硬件仿真加速器能够提供较低的功耗和较高的计 算性能，满足复杂系统的仿真需求。 五、总结 本文讨论了基于硬件仿真加速器的JTAG虚拟调试系统的设计 与实现。该系统通过利用硬件加速技术，提供了一种高效、灵
摘要 随着半导体工艺技术的迅猛发展，可编程逻辑器件的集成度越来越高，FPGA中的逻辑资源也日益丰富，已达到百万门量级，这使得使用FPGA实现片上系统成为可能。基于FPGA的片上系统设计方案具有开发周期短、设计成本低、软硬件在系统可编程、系统设计灵活、可裁减、可扩充、可升级等优点，正在成为电子系统设计的研究热点。 随着设计与制造技术的发展，集成电路设计从晶体管的集成发展到逻辑门的集成，现在又发展到IP的集成，即SOC设计技术。SOC可以有效地降低电子信息系统产品的开发成本，缩短开发周期，提高产品的竞争力，是未来工业界将采用的最主要的产品开发方式。FPGA将现代的VLSI逻辑集成的优点和可编程器件设计灵活，制作及上市快速的长处相结合，使设计者在FPGA开发系统软件的支持下，现场直接根据系统要求定义和修改其逻辑功能。使一个包含数千个逻辑门的数字系统设计实现，采用FPGA技术，即可几天内完成。 本设计实现一种基于FPGA的SOPC解决方案，实现了系统的灵活性架构，以及参数化配置，便于系统的集成与设计修改，具有良好的可继承性与可移植性。 关键词：系统级芯片（片上系统）；现场可编程门阵列；NiosⅡ
Abstract With the rapid development of semiconductor technology，logic resources in FPGA have reached millions orders of magnitude，which make system-on-chip (SOC) based on FPGA has become possible. The design of SOC based on FPGA has many advantages，such as a short development cycle，low-cost，software and hardware in-system programmable，system design flexibility and can be trimmed，sealable，upgradeable，etc，Because of these，it has became a hot spot of research of electrical system design. With the design and manufacturing technology, integrated circuit design from transistors to integrated development of integrated logic gates, and now developed to the IP integration, that SOC design technology. SOC can effectively reduce the electronic information system product development costs, shorten development cycles, improve product's competitiveness, is the next most important industry will use methods of product development. FPAG the modern logic of integration of the advantages of VLSI and programmable device design flexibility, faster production and market strengths combined to enable FPGA designers to develop system software support, on-site directly from system requirements definition and change its logic function. Make a logic gate that contains thousands of digital system design and implementation, using FPGA technology can be completed within a few days. The Design and Implementation of FPGA-based SOPC solutions to achieve the flexibility of the system structure and parameters of configuration, ease of system integration and design changes, has a good inheritable and portability. Key words：SOC；FPGA；Nios Ⅱ
基于JTAG的单片机调试与测试 第一章：引言 1.1 研究背景 随着科技的不断发展，单片机作为一种嵌入式系统的核心，已经广泛应用于各个领域。然而，由于单片机的特殊性，调试和测试变得非常困难。为了解决这个问题，人们提出了基于JTAG（联机测试与调试）的单片机调试与测试方法。 1.2 研究目的 本文旨在介绍基于JTAG的单片机调试与测试的原理、方法和应用。通过深入研究JTAG技术，可以为单片机调试和测试提供有效的解决方案，提高系统的可靠性和稳定性。 第二章：JTAG技术概述 2.1 JTAG的定义 JTAG（联机测试与调试）是一种用于测试和调试电子设备的标准接口。它通过一组标准的引脚和协议来提供对设备内部状态的访问，从而实现对设备的调试和测试。 2.2 JTAG的原理 JTAG由四个主要组成部分构成：测试访问端口（TAP）控制器、测试数据寄存器（TDR）、测试模式选择寄存器（TMSR）和测试操作寄存器（TOR）。TAP控
制器负责控制JTAG操作的时序和流程，TDR用于数据的输入和输出，TMSR 用于选择测试模式，TOR用于执行测试操作。 2.3 JTAG的应用 JTAG技术广泛应用于各个领域，包括电子设备的制造、调试和测试。它可以用于芯片、电路板和系统级的测试和调试。 第三章：基于JTAG的单片机调试与测试方法 3.1 单片机的JTAG接口 单片机通常会提供一个JTAG接口，用于与外部JTAG工具进行通信。这个接口包括TCK（时钟）、TMS（状态）、TDI（数据输入）和TDO（数据输出）等引脚。 3.2 单片机的JTAG调试与测试流程 单片机的JTAG调试与测试流程包括初始化JTAG接口、设置JTAG模式、执行测试操作等多个步骤。通过JTAG接口，可以访问单片机的内部状态和寄存器，从而进行调试和测试。 3.3 基于JTAG的单片机调试与测试工具 为了方便进行单片机的JTAG调试和测试，人们开发了各种JTAG工具。这些工具包括调试器、仿真器和逻辑分析仪等，可以对单片机进行实时调试和测试。
摘要：嵌入式ARM软、硬件调试技术依赖于ARM处理器调试硬件，本文在分析JTAG边界扫描结构的基础上，介绍了EmbeddedICE、嵌入式跟踪等实时调试技术，并给出了一个嵌入式调试开发系统的实例。 关键词：ARM JTAG EmbeddedICE 嵌入式跟踪 1 引言 32位ARM处理器是英国先进RISC机器公司（Advanced RISC Machines，ARM）的产品。随着嵌入式处理器性能的逐步提高，运算速度越来越快、处理的数据量越来越大，传统的调试方法如ROM驻留监控程序以及串口调试工具已经不能满足要求。ARM处理器采用一种基于JTAG的ARM的内核调试通道，它具有典型的ICE功能，基于ARM的包含有Embedded ICE（嵌入式在线仿真器）模块的系统芯片通过JTAG端口与主计算机连接。通过配置支持正常的断点、观察点以及处理器和系统状态访问，完成调试。为了对代码进行实时跟踪，ARM的提供了嵌入式跟踪单元（Embedded Trace Macrocell），对应用程序的调试将更加全面。 2 JTAG边界扫描原理 “JTAG边界扫描”或IEEE1149标准[1]是由“测试联合行动组”（Joint Test Action Group，简称JTAG）开发的针对PCB的“标准测试访问接口和边界扫描结构”的标准。这个标准是ARM处理器调试的基础。
2.1 硬件电路 JTAG边界扫描测试接口的一般结构[2]如图1所示。 JTAG边界扫描硬件电路主要由三部分构成： 1) TAP控制器。测试访问端口（TAP）控制器，是由TMS控制状态转换的状态机。 2) 指令寄存器。用于存储JTAG边界扫描指令，通过它可以串行的输入并执行各种操作指令。 3) 数据寄存器。特定芯片的行为由测试指令寄存器的内容决定。测试指令寄存器可用来选择各种不同的数据寄存器。 2.2 边界扫描测试信号 支持这个测试标准的芯片必须提供5个专用信号接口：