佳木斯大学信息电子技术学院
2011级专业综合实训报告
题目：多功能数字时钟
姓名：于旺
班级：电气工程及其自动化二班
学号：11100740127 指导教师：刘云鹏
摘要
多功能数字钟采用数字电路实现对“时”、“分”、“秒”数字显示的计时装置。具有时间显示、闹钟设置、报时功能、校正作用。走时准确、显示直观、精度、稳定等优点。电路装置十分小巧,安装使用也方便。同时在日期中，它以其小巧，价格低廉，走时精度高，使用方便，功能多，便于集成化而受广大消费的喜爱。
数字钟从原理上讲是一种典型的数字电路，其中包括了组合逻辑电路和时序电路。目前，数字钟的功能越来越强，并且有多种专门的大规模集成电路可供选择。
从有利于学习的角度考虑，这里主要介绍以中小规模集成电路设计数字钟的方法。
经过了数字电路设计这门课程的系统学习，特别经过了关于组合逻辑电路与时序逻辑电路部分的学习，我们已经具备了设计小规模集成电路的能力，借由本次设计的机会，充分将所学的知识运用到实际中去。
本次课程设计要求设计一个数字钟，基本要求为数字钟的时间周期为24小时，数字钟显示时、分、秒，数字钟的时间基准一秒对应现实生活中的时钟的一秒。供扩展的方面涉及到定时自动报警、按时自动打铃、定时广播、定时启闭路灯等。因此，研究数字钟及扩大其应用，有着非常现实的意义。
关键字：晶体振荡器，分频器，计数器，显示器和校时电路。
1. 引言
20世纪末，电子技术获得了飞速的发展，在其推动下，现代电子产品几乎渗透了社会的各个领域，有力地推动了社会生产力的发展和社会信息化程度的提高，同时也使现代电子产品性能进一步提高，产品更新换代的节奏也越来越快。数字钟已成为人们日常生活中：必不可少的必需品，广泛用于个人家庭以及车站、码头、剧场、办公室等公共场所，给人们的生活、学习、工作、娱乐带来极大的方便。由于数字集成电路技术的发展和采用了先进的石英技术，使数字钟具有走时准确、性能稳定、集成电路有体积小、功耗小、功能多、携带方便等优点，，因此在许多电子设备中被广泛使用。
电子钟是人们日常生活中常用的计时工具，而数字式电子钟又有其体积小、重量轻、走时准确、结构简单、耗电量少等优点而在生活中被广泛应用，因此本次设计就用数字集成电路和一些简单的逻辑门电路来设计一个数字式电子钟，使其完成时间及星期的显示功能。
本次设计以数字电子为主，分别对1S时钟信号源、秒计时显示、分计时显示、小时计时显示、整点报时及校时电路进行设计，然后将它们组合，来完成时、分、秒的显示并且有整点报时和走时校准的功能。并通过本次设计加深对数字电子技术的理解以及更熟练使用计数器、触发器和各种逻辑门电路的能力。电路主要使用集成计数器、译码集成电路、LED数码管及各种门电路和基本的触发器等，电路使用5号电池共电，很适合在日常生活中使用。
由于本人能力有限，在设计中难免会出现错误与不足，希望老师给予批评并提出宝贵意见。在高度发达信息化的21世纪，人们总是那么忙碌.时间对我们来说总是那么宝贵，在我们的日常工作、学习、生活中，时间概念愈加显得重要。生活工作中班车要准点，上班要准时，开会要有时间限制；工业生产中，每一道工序都要有严格的时间限制，这样才能做到井井有条；严谨的科技研究中，时间更是重中之重。能够准确的了解并且实时性的知道时间，是我们学习、工作、生活中不可或缺的。机械式钟表虽然也可以告知人们时间，也可以定时，显示日历。但是由于受到机械结构、动力和体积的限制，在功能、性能以及造价上都没办法与电子时钟相比。电子钟是采用电子电路实现对时、分、秒进行数字显示的计时装置，广泛
应用于个人家庭，室外广场，汽车站和火车站等公共场所，成为人们日常生活中不可少的必需品
目录
1. 引言 (3)
2. 设计要求及目的 (4)
2.1设计要求 (5)
2.2设计目的 (5)
2.3设计指标 (5)
2.3.1 基本功能 (5)
2.3.2 扩展功能 (6)
3 主体电路的设计 (6)
3.1数字钟的构成 (6)
3.2数字钟电路系统的组成框图 (6)
3.2.1 振荡器的设计 (7)
3.2.2 分频器的设计 (9)
3.3.1.1 时分秒计数器的设计 (12)
3.3.1.2 校时电路的设计 (13)
3.3.1.3 主体电路的装调 (14)
4. 功能扩展电路的设计 (16)
4.1定时控制电路的设计 (16)
4.2仿广播电台正点报时电路的设计 (16)
4.3报整点时数电路的设计 (17)
4.4触摸报整点时数电路的设计 (19)
5 电路仿真调试 (20)
5.1实验过程中遇到的问题及解决方法 (20)
5.1.1 面包板和芯片的测试 (20)
5.1.2 时间计数电路的连接与测试 (20)
6 总结 (20)
6.1心得体会 (20)
７．参考文献 (21)
８. 附录 (22)
元器件列表 (22)
2. 设计要求及目的
2.1 设计要求
本课题是设计一个多功能数字钟，以数字形式显示时，分，秒的时间，要求有手动校时分秒的基本功能，以及定时控制，仿广播电台正点报时，自动整点报时或触摸报整点时数的扩展功能。
2.2 设计目的
数字钟是一种用数字电路技术实现时、分、秒计时的装置，与机械式时钟相比具有更高的准确性和直观性，且无机械装置，具有更更长的使用寿命，因此得到了广泛的使用。数字钟从原理上讲是一种典型的数字电路，其中包括了组合逻辑电路和时序电路。
因此，我们此次设计与制做数字钟就是为了了解数字钟的原理，从而学会制作数字钟.而且通过数字钟的制作进一步的了解各种在制作中用到的中小规模集成电路的作用及实用方法.且由于数字钟包括组合逻辑电路和时叙电路.通过它可以进一步学习与掌握各种组合逻辑电路与时序电路的原理与使用方法。
2.3 设计指标
2.3.1 基本功能
1.准确计时，以数字形式显示时、分、秒的时间
2.小时的计时要求为“12翻1”，分和秒的计时要求为60进位
3.校正时间
2.3.2 扩展功能
1.定时控制
2.仿广播电台正点报时
3.报整点时数
4.触摸报整点时数
3 主体电路的设计 3.1 数字钟的构成
数字钟实际上是一个对标准频率（1HZ ）进行计数的计数电路。由于计数的起始时间不可能与标准时间（如北京时间）一致，故需要在电路上加一个校时电路，同时标准的1HZ 时间信号必须做到准确稳定。通常使用石英晶体振荡器电路构成数字钟。 3.2 数字钟电路系统的组成框图
图1 数字钟电路系统的组成方框图
主体电路是由功能部件或单元电路组成的。在设计这些电路或选择部件时，尽量选用同类型的器件，如所有功能部件都采用TTL 集成电路或都采用CMOS 集成电路。整个系统所用的器件种类应尽可能少。下面介绍各功能部件与单元电路的设计。
主体电路
扩展电路
时显示器
时译码器 时计数器 分显示器
分译码器 分计数器 校时电路
振荡器 分频器
秒显示器
秒译码器
秒计数器
定时控制
仿电台报时
报整点时数
触摸整点报时
1s
3.2.1 振荡器的设计
振荡器（英文：oscillator）是用来产生重复电子讯号（通常是正弦波或方波）的电子元件。其构成的电路叫振荡电路。能将直流电转换为具有一定频率交流电信号输出的电子电路或装置。种类很多，按振荡激励方式可分为自激振荡器、他激振荡器；按电路结构可分为阻容振荡器、电感电容振荡器、晶体振荡器、音叉振荡器等；按输出波形可分为正弦波、方波、锯齿波等振荡器。广泛用于电子工业、医疗、科学研究等方面。
振荡器（英文：oscillator）是一种能量转换装置——将直流电能转换为具有一定频率的交流电能。其构成的电路叫振荡电路。
低频振荡器（low-frequency oscillator，或称LFO）是指产生频率在0.1赫兹到10赫兹之间交流讯号的振荡器。这个词通常用在音讯合成中，用来区别其他的音讯振荡器。
振荡器主要可以分成两种：谐波振荡器（harmonic oscillator）与弛张振荡器（relaxation oscillator）。
能将直流电转换为具有一定频率交流电信号输出的电子电路或装置。种类很多，按振荡激励方式可分为自激振荡器、他激振荡器；按电路结构可分为阻容振荡器、电感电容振荡器、晶体振荡器、音叉振荡器等；按输出波形可分为正弦波、方波、锯齿波等振荡器。广泛用于电子工业、医疗、科学研究等方面。主要适用于各大中院校、医疗、石油化工、卫生防疫、环境监测等科研部门作生物、生化、细胞、菌种等各种液态、固态化合物的振荡培养。
自激多谐振荡器也叫无稳态电路.两管的集电极各有一个电容分别接到另一管子的基极，起到交流耦合作用,形成正反馈电路，当接通电源的瞬间,某个管子先通，另一只管子截止,
这时，导通管子的集电集有输出,集电极的电容将脉冲信号耦合到另一只管子的基极使另一只管子导通.这时原来导通的管子截止.这样两只管子轮流导通和截止，就产生了震荡电流。
由于器件不可能参数完全一致,因此在上电的瞬间两个三极管的状态就发生了变化，这个变化由于正反馈的作用越来越强烈,导致到达一个暂稳态.暂稳态期间另一个三极管经电容逐步充电后导通或者截止，状态发生翻转,到达另一个暂稳态.这样周而复始形成振荡。
振荡器是数字钟的核心。石英晶体振荡器的特点是振荡频率准确、电路结构简单、频率调整。它还具有压电效应，在晶体某一方向加一电场，则在与此垂直的方向产生机械振动，有了机械振动，就会在相应的垂直面上产生电场，从而使机械振动和电场互为因果，这种循环过程一直持续到晶体的机械强度限制时，才达到最后稳定，这种压电谐的频率即为晶体振荡器的固有频率如果精度要求不高，可采用集成电路555定时器与RC组成的多谐振荡器。振荡器的稳定度及频率的精确度决定了数字钟计时的准确程度，通常选用石英晶体构成振荡器
。
图2 晶体振荡器电路
如果精度要求不高也可以采用由集成逻辑门与RC 组成的时钟源振荡器或由集成电路定时
器555与RC 组成的多谐振荡器。这里设振荡频率fo =1kHz ，电路参数如图3所示：
C 2
0.01μF
C 1 0.1μF R 2 5.1k Ω
RP 10k Ω
R 1 2k Ω ＋5V
8
4
1
5 7
6 2
555
3
v o
1ms
1 1 v o R F 22M Ω J T 32768Hz R 150k Ω
C 2 20pF
C 1 3/22pF 如图2所示为电子手
表集成电路（如5C702）中
的晶体振荡器电路，常取晶
振的频率为32768Hz ，因其
内部有15级2分频集成电路，所以输出端正好可得到1Hz 的标准脉冲
图3 555振荡器电路
3.2.2分频器的设计
提供功能扩展电路所需要的信号，如仿电台报时用的1kHz的高音频信号和500Hz的低音频信号等。
3.3 8421码制,5421码制
表用四位二进制码的十六种组合作为代码，取其中十种组合来表示0-9这十个数字符号。通常，把用四位二进制数码来表示一位十进制数称为二-十进制编码，也叫做BCD码，见表1。
表1 8421码制和5421码制
图4 分频器设计电路
3.3.1 分频器的具体工作原理
从电路结构来看，分频器本质上是由电容器和电感线圈构成的LC滤波网络，高音通道是高通滤波器，它只让高频信号通过而阻止低频信号；低音通道正好相反，它只让低音通过而阻止高频信号；中音通道则是一个带通滤波器，除了一低一高两个分频点之间的频率可以通过，高频成份和低频成份
分频器原理
都将被阻止。在实际的分频器中，有时为了平衡高、低音单元之间的灵敏度差异，还要加入衰减电阻；另外，有些分频器中还加入了由电阻、电容构成的阻抗补偿网络，其目的是使音箱的阻抗曲线心理平坦一些，以便于功放驱动。
位于功率放大器之后，设置在音箱内，通过LC滤波网络，将功率放大器输出的功率音频信号分为低音，中音和高音，分别送至各自扬声器。连接简单，使用方便，但消耗功率，出现音频谷点，产生交叉失真，它的参数与扬声器阻抗有的直接关系，而扬声器的阻抗又是频率的函数，与标称值偏离较大，因此误差也较大，不利于调整。
将音频弱信号进行分频的设备，位于功率放大器前，分频后再用各自独立的功率放大器，把每一个音频频段信号给予放大，然后分别送到相应的扬声器单元。因电流较小故可用较小功率的电子有源滤波器实现，调整较容易，减少功率损耗，及扬声器单元之间的干扰。使得信号损失小，音质好。但此方式每路要用独立的功率放大器，成本高，电路结构复杂，运用于专业扩声系统
二、分频器与功率的分配
构成音箱的高、低音单元,各自的标称功率是不一样的，而在实际节目信号的功率谱中，高频、低频信号的比例也是不一样的，因此将各种信号统计平均后，就得到了图1所示的模拟信号功率谱.将图1的功率谱进行计算，就得到了图2所示的功率分配曲线.在选择分频点时，一定要考虑功率的分配问题,使高音单元留有一定的余量。图2表示20Hz~20kHz的总功率规一化为100%，把20Hz至某频率f所占功率为总功率的百分数，应用举例如下。
如分频点为2?5kHz的二分频系统，由图2的横座标2?5kHz到曲线相交，从纵座标读出百分数，则20Hz~2.5kHz的功率比例为87%，2?5kHz~20kHz的功率比例为13%。当总功率为100W时，则低音功率W低=100×87%=87W，高音功率W高=100×13%=13W。
使用上面的功率分配关系时，还请注意扬声器单元的功率标准。一般产品标注是额定最大正弦功率(RMS)，而有的制造厂为了商业目的，,标注峰值功率或称为音乐功率，但数值一般却是RMS功率的2~4倍。
三、分频方式的选择
分频方式虽然有6dB/oct型、18dB/oct型、3dB降落点交叉型及12dB/oct型、6dB降落点交叉型等数种，但综合考虑它们的优缺点，建议使用12dB/oct型。
四、分频网络
设计分频网络时，如把负载单元加入RC阻抗补偿电路，作为恒阻抗进行设计，这样当然是最好，但笔者查阅大量书刊资料后，发现RC阻抗补偿电路的计算方法有多种,而得出的RC 值也不相同，让人不易选择，只好按频点电阻法来进行设计。
首先，用图3所示电路连接，测出高、低音单元在分频点处的阻值(注意不要用单元标称阻抗代替，否则误差会很大，然后进行右上表中的计算和按图将LC元件连接,即告初步制作完成。高、低音单元的灵敏度不平衡，可用电阻衰减调节(1997年《电子报》第15期有专门文章介绍)，制作时建议使用优质聚丙烯电容，优化设计空芯电感，将元件用热熔胶固定在印制板上，电感可用棉线或塑料扎扣带加强固定，用搭棚焊的方法连接，做成高、低音通道各自独立的分线分音方式。
五、调试方法
根据声压级平方反比定律,点声源在自由空间中,距离增加一倍,声压级衰减6dB.利用这一定律,就可以进行下面的实际操作.
把音箱体和扬声器单元装好,不接分频器,用《雨果金碟》测试信号,按正常的放音方式,用固定音量2~3W,重复播放分频点处频率f,用图4自制的简易声压测试仪,在2m处测试声压,调节话筒音量电位器使数字万用表读数,为一容易记忆的整数,记下备用.然后,接入分频器低通网络,将声压计放在1m处,测试读数与上次应相同,否则,按读数大(小)增大(减小)电容量,直到读数相同(这时分频点频率f衰减6dB).然后,将信号重新直接输入低音单元,将测试信号调节成高于分频点频率f的倍频程信号,用声压计在4m处测试声压,记下读数备用.最后,接入分频器低通网络,将声压计放在1m处,读数与上次相同,否则,稍加微调(这时倍频程频率f衰减12dB),这样,低音网络就调试完毕.高音网络重复以上操作步骤,调节电感,注意第二步输入低于分频点频率f的倍频程信号.这样,一套高质量的分频器就制作和调试完成.
。
分频器的功能主要有两个:一是产生标准秒脉冲信号;二是提供功能扩展电路所需的信号,如图4所示，仿电台报时用的1kHz的高音频信号和500Hz的低音频信号等.选用3片中规模集
成电路计数器74LS90可完成上述功能.因每片为1/10分频,3片级联则可获得所需要的频率信号,即第一片的Q0端的输出频率为500Hz,第二片的Q3端输出的是10Hz,第三片的Q3端输出为1Hz.
3.3.1.1 时分秒计数器的设计
分和秒计数器都是模数M=60的计数器，其计数规律为00—01—…—58—59—00…选74LS92作为十位计数器，74LS90作为个位计数器，再将他们级联组成模数M=60的计数器。
图5 分秒计数器逻辑电路图
时计数器是一个“12翻1”的特殊进制计数器，即当数字钟运行到12时59分59秒，秒的个位计数器再输入一个秒脉冲时，数字钟应自动显示为01时00分00秒，实现日常生活中习惯常用的计时规律。选用74LS191和74LS74。
图6 时计数器逻辑电路图
3.3.1.2 校时电路的设计
当数字钟接通电源或者计数出现误差时，需要校正时间。校时是数字钟应具备的基本功能。一般电子手表都具有时，分，秒等校时功能。为了使电路简单，这里只进行分和小时的校时。如图7所示为校时电路逻辑图。
对校时电路的要求是，在小时校正时不影响分和秒的正常计数；在分校正时不影响秒和小时的正常计数。校时方式有“快校时”和“慢校时”两种，“快校时”是通过开关控制，使计数器对1Hz 的校时脉冲计数。“慢校时”是用手动产生单脉冲作为校时脉冲。图8示电路为校“时”，校“分”电路。其中S1为校“分”用的控制开关，S2为校“时”用的控制开关，他们的控制功能如图表示。校时脉冲采用分频器输出的1Hz 脉冲，当S1或S2分别为“0”时可以进行快校时。如果校时脉冲由单次脉冲产生器提供，则可以进行慢校时。
需要注意的是，校时电路是由与非们构成的组合逻辑电路，开S1或S2为“1”或“0”时，可能会产生抖动，接电容C1，C2可缓解抖动。所以实际使用时，一般会接一个RS 触发器，将其改为去抖动开关电路。
图7 校时电路逻辑图
图. 1.2.2校时开
3.3.1.3 主体电路的装调
① 根据数字钟系统组成框图，按照信号的流向分级安装，逐级级联，这里的每一级是指组成数字钟的各功能电路。
② 级联时如果出现时序配合不同步，或尖峰脉冲干扰，引起逻辑错乱，则可以增加多级
S1 S2 功能 1 1 1 0 0 1
计数 校分 校时
图8 校时开关的功能
逻辑门来延时。如果显示字符变化很快，模糊不清，这可能是电源电流的跳变引起的，则可在集成电路期间的电源端Vcc 加退耦滤波电容。通常用几十个微法的大电容与0.01F的小电容相并联作为退耦滤波电路。
③画数字钟的主体逻辑电路图。经过级联并纠正设计方案中的错误不不足之处后，再测试电路的逻辑功能是否满足设计要求。最后画出满足设计要求的总体逻辑电路图，如果因为实验器材有限，则其中秒计数器的个位和时计数器的十位可采用发光二极管指示，因而可以
省去2片译码器贺2片数码
显示器。
④数字钟从原理上
讲是一种典型的数字电路，
可以由许多中小规模集成
电路组成，所以可以分成许
多独立的电路。由石英晶体
振荡器、分频器、计数器、
译码器、显示器和校时电路
组成，石英晶体振荡器产生
的信号经过分频器作为秒
脉冲，秒脉冲送入计数器计
数，计数结果通过"时"、"
分"、"秒"译码器显示时间。
其中以校正电路代替时间
计数电路中的时、分、秒之
间的进位，当校时电路处于
正常输入信号时，时间计数
电路正常计时，但当分校正
时，其不会产生向时进位，
而分与时的校位是分开的，
而校正电路也是一个独立
的电路。电路的信号输入
由晶振电路产生，并输入各
逻辑如图9所示。 4. 功能扩展电路的设计 4.1 定时控制电路的设计
数字钟在指定的时刻发出信号，或驱动音响电路“闹时”（这里用可用指示灯来代替音响电路）；或对某装置的电源进行接通或断开“控制”。不管是闹还是控制，都要求时间准确，即信号的开始时刻与持续时间必须满足规定的要求。
例如 要求6时59分发出闹钟信号，持续时间为1分钟
这是对应数字中的时个位计数器的状态10123)(H Q Q Q Q =0110，分十位计数器的状态为
20123)(M Q Q Q Q =0101,分个位计数器的状态为10123)(M Q Q Q Q =1001。若将上述技术其输出为1的所有输出端经过与门电路去控制指示灯，可以使指示灯正好在6点59分亮，持续1分钟后熄灭，所以闹时控制信号Z 的表达式为
Z=103202112)())(M M H Q Q Q Q Q Q ??（
图10定时电路示意图 4.2 仿广播电台正点报时电路的设计
仿广播电台正电报时的电路的设计要求是：每当数字钟计时块要到正点时发出声响，通常按照4低音1高音的顺序发出间断声响，以最后一声高音结束的时刻为正点时刻。
仿广播电台正点报时的电路如图11所示。这里采用的都是TTL 与非门，如果用其他器件，则报时电路还会简单一些。
图11 仿电台报时电路
设4声低音（约500Hz）分别发生在59分51秒，53秒，55秒和57秒，最后一声高音（约1KHz）发生在59分59秒，它们的持续时间均为1秒。如表2所示
CP/s Q3s1 Q2s1 Q1s1 Q0s1 功能
50 0 0 0 0
51 0 0 0 1 鸣低音
52 0 0 1 0 停
53 0 0 1 1 鸣低音
54 0 1 0 0 停
55 0 1 0 1 鸣低音
56 0 1 1 0 停
57 0 1 1 1 鸣低音
58 1 0 0 0 停
59 1 0 0 1 鸣高音
00 1 0 1 0 停
表2 秒个位计数器的状态
4.3 报整点时数电路的设计
报整点时数电路的功能是：每当数字钟计时到整点时发出声音，且几点响几声。实现这
● 减法计数器 完成几点响几声的功能。即从小时计数器的整点开始进行减法计数，直到零为止。
减法计数器选用74LS191组成，各控制端的作用如下
☉LD 为置数端。当LD =0时将小数计数器的输出经数据输出端3210D D D D 的数据置入 ☉RC 为溢出负脉冲输入端，当减计数到0时，RC 输出一个负脉冲 ☉D U /为加/减控制器。D U /=1时减法计数 ☉为减法计数脉冲，兼作音响电路的控制脉冲
● 编码器 将小时计数器的5个输出端Q4，Q3，Q2，Q1，Q0按照“12翻1”的编码要求转换为减法计数器的4个输入端D3，D2，D1，D0所需要的BCD 码。编码器的真值表如表3所示
分进位脉冲 小时计数器输出
减法计数器输入
CP Q4 Q3 Q2 Q1 Q0 D3 D2 D1 D0 1 0 0 0 0 1 0 0 0 1 2 0 0 0 1 0 0 0 1 0 3 0 0 0 1 1 0 0 1 1 4 0 0 1 0 0 0 1 0 0 5 0 0 1 0 1 0 1 0 1 6 0 0 1 1 0 0 1 1 0 7 0 0 1 1 1 0 1 1 1 8 0 1 0 0 0 1 0 0 0 9 0 1 0 0 1 1 0 0 1 10 1 0 0 0 0 1 0 1 0 11 1 0 0 1 1 1 0 1 1 12 1
1
1
1
表3 编码器的真值表
● 逻辑控制电路 控制减法计数器的清零和置数。控制音响电路的输入信号。
根据以上要求，采用了如图12所示的报时整点时数的电路。其中编码器时由与非门实
现的组合逻辑电路，其输出的逻辑表达式由5变量的卡诺图可得。
4.4 触摸报整点时数电路的设计 在有些场合（如夜间），不便于直接看显示时间，希望数字钟有触摸报时功能。即触摸数字钟的某端，能够报当时的整点时数。
根据功能要求，不难设想在图9所示的电路基础上，增加一些触发脉冲控制电路，或将
LD CP 分十位
减计数
RC
N
Q 2M2
图12报整点时数的电路
图13各点的波形
路定时器，单稳态触发器等。
5 电路仿真调试
5.1 实验过程中遇到的问题及解决方法
5.1.1 面包板和芯片的测试
测试面包板各触点是否接通；有时电路不通的原因是因芯片引脚接触不良而造成的，因此，确认芯片是否接触良好是非常重要的。
5.1.2 时间计数电路的连接与测试
六进制、十进制都没有什么大的问题，只是芯片引脚的问题，只要重新插过芯片就可以解决了。但在六十进制时，按图接线后发现，显示器上的数字总是100进制的，而不是六十进制，检测后发现无论是线路的连通还是芯片的接触都没有问题。最后，在重对连线时发现是线路接错引脚造成的，改过之后，显示就正常了。
5.1.3 校正电路
因引脚接错而造成错误，所以校正电路是完全按照仿真图所连的，在测试时，开始进行时校时时，没有出现问题，但当进行到分校时时，发现计数电路的秒电路开始乱跳出错。因此，电路一定是有地方出错了，在反复对照后，发现是因为在接入校正电路时忘了把秒十位和分个位之间的连线拿掉而造成的，因此，在接线时一定要注意把多余的线拿掉。
6 总结
6.1 心得体会
20世纪末，电子技术获得了飞速的发展，现代电子产品几乎渗透了社会的各个领域，有力地推动了社会生产力的发展和社会信息化程度的提高，产品更新换代的节奏也越来越快。时间对人们来说总是那么宝贵，工作的忙碌容易使人忽略了时间，忘记了要做的事情，当事情不是很重要的时候，这种遗忘无伤大雅。但是，一旦重要事情，一时的耽误可能酿成大祸。所以，要制作一个定时系统。随时提醒那些容易忘记时间的人。而钟表的数字化给人们生产生活带来了极大的方便。
数字钟是采用数字电路实现对.时,分,秒.数字显示的计时装置,广泛用于个人家庭,车站,
电子技术课程设计多功能数字时钟
电子技术课程设计 数字钟的设计 一、设计任务与要求 1.能直接显示“时”、“分”、“秒”十进制数字的石英数字 钟。 2.能够24小时制或12小时制。 3.具有校时功能。能够对小时和分单独校时，对分校时的时候， 停止分向小时进位。校时时钟源能够手动输入或借用电路中的时钟。 4.整点能自动报时，要求报时声响四低一高，最后一响为整点。 5.走时精度高于普通机械时钟（误差不超过1s/d）。 二、方案设计与认证 1、课题分析 数字时钟一般由6个部分组成，其中振荡器和分频器组成标准的秒信号发生器，由不同进制的计数器，译码器和显示器组成计时系统。秒信号送入计数器进行计数，把累计的结果以“时”、“分”、“秒”的十进制数字显示出来。“时”显示由二十四进制计数器、译码器和显示器构成，“分”、“秒”显示分别由六十进制计数器、译码器构成。其原理框图如图1所示。
2、方案认证 （1）振荡器 振荡器是计时器的核心，主要用来产生时间标准信号，也叫时基信号。数字钟的精度，主要取决于时间标准信号的频率及稳定度。振荡器的频率越高，计时的精度就越高，但耗电量将增大。一般采用石英晶体振荡器经过分频后得到这一信号，也可采用由555定时器构成的多谐振荡器作为时间标准信号。 （2）分频器 振荡器产生的时基信号一般频率都很高，要使它变成能用来计时的“秒”信号，需由分频器来完成。分频器的级数和每级的分频次数要根据时基频率来定。例如，当前石英电子钟多采用32768 Hz的标准信号，将此信号经过15级二分频即可得到周期为1s的
“秒”信号。也可选用其它频率的时基信号，确定好分频次数后再选择合适的集成电路。 （3）计数器 数字钟的“秒”、“分”信号产生电路都由六十进制计数器构成，“时”信号产生电路由二十四进制计数器构成。“秒”和“分”计数器用两块十进制计数器来实现是很容易的，它们的个位为十进制，十位为六进制，这样，符合人们一般计数习惯。“时”计数也能够用两块十进制计数器实现，只是做成二十四进制。上述计数器均可用反馈清零法来实现。 （4）译码显示电路 因本设计选用的计数器全部采用二－十进制集成块，因而计数器的译码显示均采用BCD－七段显示译码器，显示器采用共阴极或共阳极的七段显示数码管。 （5）校时电路 在刚开机接通电源或计时出现误差时，都需要对时间进行校正。校“时”电路的基本原理是将周期为0.5s的脉冲信号直接引进“时”计数器，同时将“分”计数器置零，让“时”计数器快速计数，在“时”的指示达到需要的数字后，切断0.5s的脉冲信号。 （6）整点报时电路 数字钟整点报时是最基本的功能之一。此电路要求每当“分”和
EDA设计 使用Quartus II进行多功能数字钟设计 院系：机械工程 专业：车辆工程 姓名：张小辉 学号： 指导老师：蒋立平、花汉兵 时间： 2016年5月25日
摘要 本实验是电类综合实验课程作业，需要使用到QuartusⅡ软件，（Quartus II 是Altera公司的综合性PLD/FPGA开发软件，原理图、VHDL、VerilogHDL以及AHDL（Altera Hardware 支持Description Language）等多种设计输入形式，内嵌自有的综合器以及仿真器，可以完成从设计输入到硬件配置的完整PLD设计流程）。本实验需要完成一个数字钟的设计，进行试验设计和仿真调试，实验目标是实现计时、校时、校分、清零、保持和整点报时等多种基本功能，并下载到SmartSOPC实验系统中进行调试和验证。 关键字：电类综合实验 QuartusⅡ数字钟设计仿真
Abstract This experiment is electric comprehensive experimental course work and need to use the Quartus II software, Quartus II is Altera integrated PLD / FPGA development software, schematic and VHDL, Verilog HDL and AHDL (Altera hardware description language support) etc. a variety of design input form, embedded in its own synthesizer and simulator can complete hardware configuration complete PLD design process from design entry to). The need to complete the design of a digital clock, and debug the design of experiment and simulation, the experimental goal is to achieve timing, school, reset, keep and the whole point timekeeping and other basic functions, and then download to the smartsopc experimental system debugging and validation. Key words: Electric power integrated experiment Quartus II Digital clock design Simulation
湖北大学物电学院EDA课程设计报告（论文） 题目：多功能数字钟设计 专业班级: 14微电子科学与工程 姓名：黄山 时间：2016年12月20日 指导教师：万美琳卢仕 完成日期：2015年12月20日
多功能数字钟设计任务书 1．设计目的与要求 了解多功能数字钟的工作原理，加深利用EDA技术实现数字系统的理解 2．设计内容 1，能正常走时，时分秒各占2个数码管，时分秒之间用小时个位和分钟个位所在数码管的小数点隔开； 2，能用按键调时调分； 3，能整点报时，到达整点时，蜂鸣器响一秒； 4，拓展功能：秒表，闹钟，闹钟可调 3．编写设计报告 写出设计的全过程，附上有关资料和图纸，有心得体会。 4．答辩 在规定时间内，完成叙述并回答问题。
目录（四号仿宋_GB2312加粗居中） （空一行） 1 引言 (1) 2 总体设计方案 (1) 2.1 设计思路 (1) 2.2总体设计框图 (2) 3设计原理分析 (3) 3.1分频器 (4) 3.2计时器和时间调节 (4) 3.3秒表模块 (5) 3.4状态机模块 (6) 3.5数码管显示模块 (7) 3.6顶层模块 (8) 3.7管脚绑定和顶层原理图 (9) 4 总结与体会 (11)
多功能电子表 摘要:本EDA课程主要利用QuartusII软件Verilog语言的基本运用设计一个多功能数字钟，进行试验设计和软件仿真调试，分别实现时分秒计时，闹钟闹铃，时分手动较时，时分秒清零，时间保持和整点报时等多种基本功能 关键词:Verilog语言，多功能数字钟，数码管显示； 1 引言 QuartusII是Altera公司的综合性PLD/FPGA开发软件，支持原理图、VHDL、VerilogHDL 以及AHDL（Altera Hardware Description Language）等多种设计输入形式，内嵌自有的综合器以及仿真器，可以完成从设计输入到硬件配置的完整PLD设计流程，解决了传统硬件电路连线麻烦，出错率高且不易修改，很难控制成本的缺点。利用软件电路设计连线方便，修改容易；电路结构清楚，功能一目了然 2 总体设计方案 2.1 设计思路 根据系统设计的要求，系统设计采用自顶层向下的设计方法，由时钟分频部分，计时部分，按键调时部分，数码管显示部分，蜂鸣器四部分组成。这些模块在顶层原理图中相互连接作用 3 设计原理分析 3.1 分频器 分频模块：将20Mhz晶振分频为1hz，100hz,1000hz分别用于计数模块，秒表模块，状态机模块 module oclk(CLK,oclk,rst,clk_10,clk_100); input CLK,rst; output oclk,clk_10,clk_100;
毕业设计论文 多功能数字钟的VHDL设计 系 xxxxxxxxxxxxxxxxx 专业 xxxxxxxxxxxxx 学号 xxxxxxxxxxx 姓名 xxxxxxx 班级 xxxxxxxxxxxx 指导老师 xxxxxxxxxx 职称 指导老师职称 毕业设计时间 2009年11月——2010年1月
摘要:应用VHDL语言编程，进行了多功能数字钟的设计，并在MAX PLUSⅡ环境下通过了编译、仿真、调试。 关键词：VHDL；EDA；数字钟；仿真图 0.引言 随着科学技术的迅猛发展,电子工业界经历了巨大的飞跃。集成电路的设计正朝着速度快、性能高、容量大、体积小和微功耗的方向发展。基于这种情况,可编程逻辑器件的出现和发展大大改变了传统的系统设计方法。可编程逻辑器件和相应的设计技术体现在三个主要方面:一是可编程逻辑器件的芯片技术;二是适用于可逻辑编程器件的硬件编程技术,三是可编程逻辑器件设计的EDA开发工具,它主要用来进行可编程逻辑器件应用的具体实现。在本实验中采用了集成度较高的FPGA 可编程逻辑器件, 选用了VHDL硬件描述语言和MAX + p lusⅡ开发软件。VHDL硬件描述语言在电子设计自动化( EDA)中扮演着重要的角色。由于采用了具有多层次描述系统硬件功能的能力的“自顶向下”( Top - Down)和基于库(L ibrary - Based)的全新设计方法,它使设计师们摆脱了大量的辅助设计工作,而把精力集中于创造性的方案与概念构思上,用新的思路来发掘硬件设备的潜力,从而极大地提高了设计效率,缩短 了产品的研制周期。MAX + p lusⅡ是集成了编辑器、仿真工具、检查/分析工具和优化/综合工具的这些所有开发工具的一种集成的开发环境,通过该开发环境能够很方便的检验设计的仿真结果以及建立起与可编程逻辑器件的管脚之间对应的关系。 1. EDA简介 20世纪90年代，国际上电子和计算机技术较先进的国家，一直在积极探索新的电子电路设计方法，并在设计方法、工具等方面进行了彻底的变革，取得了巨大成功。在电子技术设计领域，可编程逻辑器件（如CPLD、FPGA）的应用，已得到广泛的普及，这些器件为数字系统的设计带来了极大的灵活性。这些器件可以通过软件编程而对其硬件结构和工作方式进行重构，从而使得硬件的设计可以如同软件设计那样方便快捷。这一切极大地改变了传统的数字系统设计方法、设计过程和设计观念，促进了EDA技术的迅速发展。 EDA是电子设计自动化（Electronic Design Automation）的缩写，在20世纪90年代初从计算机辅助设计（CAD）、计算机辅助制造（CAM）、计算机辅助测试（CAT）和计算机辅助工程（CAE）的概念发展而来的。EDA技术就是以计算机为工具，设计者在EDA软件平台上，用硬件描述语言HDL 完成设计文件，然后由计算机自动地完成逻辑编译、化简、分割、综合、优化、布局、布线和仿真，直至对于特定目标芯片的适配编译、逻辑映射和编程下载等工作。EDA技术的出现，极大地提高了电路设计的效率和可操作性，减轻了设计者的劳动强度。 这些器件可以通过软件编程而对其硬件结构和工作方式进行重构，从而使得硬件的设计可以如同软件设计那样方便快捷。这一切极大地改变了传统的数字系统设计方法、设计过程和设计观念，促进了EDA技术的迅速发展。
哈尔滨工业大学(威海) 电子学课程设计报告带有整点报时的数字钟设计与制作 姓名: 蒋栋栋 班级: 0802503 学号: 080250331 指导教师: 井岩
目录 一、课程设计的性质、目的和任务 (3) 二、课程设计基本要求 (3) 三、设计课题要求 (3) 四、课程设计所需要仪器 (4) 五、设计步骤 (4) 1、整体设计框图 (4) 2、各个模块的设计与仿真 (4) 2.1分频模块 (4) 2.2计数器模块 (6) 2.3控制模块 (10) 2.4数码管分配 (13) 2.5显示模块 (14) 2.6报时模块 (16) 六、调试中遇到的问题及解决的方法 (18) 七、心得体会 (18)
一、课程设计的性质、目的和任务 创新精神和实践能力二者之中，实践能力是基础和根本。这是由于创新基于实践、源于实践，实践出真知，实践检验真理。实践活动是创新的源泉，也是人才成长的必由之路。 通过课程设计的锻炼，要求学生掌握电路的一般设计方法，具备初步的独立设计能力，提高综合运用所学的理论知识独立分析和解决问题的能力，培养学生的创新精神。 二、课程设计基本要求 掌握现代大规模集成数字逻辑电路的应用设计方法，进一步掌握电子仪器的正确使用方法，以及掌握利用计算机进行电子设计自动化(EDA)的基本方法。 三、设计课题要求 （1）构造一个24小时制的数字钟。要求能显示时、分、秒。 （2）要求时、分、秒能各自独立的进行调整。 （3）能利用喇叭作整点报时。从59分50秒时开始报时，每隔一秒报时一秒，到达00分00秒时，整点报时。整点报时声的频率应与其它的报时声频有明显区别。 #设计提示（仅供参考）： （1）对频率输入的考虑 数字钟内所需的时钟频率有：基准时钟应为周期一秒的标准信号。报时频率可选用1KHz和2KHz左右(两种频率相差八度音，即频率相差一倍)。另外，为防止按键反跳、抖动，微动开关输入应采用寄存器输入形式，其时钟应为几十赫兹。 （2）计时部分计数器设计的考虑 分、秒计数器均为模60计数器。 小时计数为模24计数器，同理可建一个24进制计数器的模块。 （3）校时设计的考虑 数字钟校准有3个控制键：时校准、分校准和秒校准。 微动开关不工作，计数器正常工作。按下微动开关后，计数器以8Hz频率连续计数(若只按一下，则计数器增加一位)，可调用元件库中的逻辑门建一个控制按键的模块，即建立开关去抖动电路(见书70页)。 （4）报时设计的考虑
多功能数字钟电路设计 一、数字电子钟设计摘要 (2) 二、数字电子钟方案框图 (2) 三、单元电路设计及相关元器件的选择 (3) 1.6进制计数器电路的设计 (3) 2.10进制计数器电路的设计 (4) 3.60进制计数器电路的设计 (4) 4.时间计数器电路的设计 (5) 5.校正电路的设计 (6) 6.时钟电路的设计 (7) 7.整点报时电路设计 (8) 8. 译码驱动及单元显示电路 (9) 四、系统电路总图及原理 (9) 五、经验体会 (10) 六、参考文献 (10) 附录A:系统电路原理图 附录B:元器件清单
一、数字电子钟设计摘要 数字钟是一种用数字电路技术实现时、分、秒计时的装置，与机械式时钟相比具有更高的准确性和直观性，且无机械装置，具有更更长的使用寿命，因此得到了广泛的使用。数字钟从原理上讲是一种典型的数字电路，其中包括了组合逻辑电路和时序电路。 此次设计数字钟就是为了了解数字钟的原理，从而学会制作数字钟。而且通过数字钟的制作进一步的了解各种在制作中用到的中小规模集成电路的作用及实用方法。且由于数字钟包括组合逻辑电路和时叙电路。通过它可以进一步学习与掌握各种组合逻辑电路与时序电路的原理与使用方法。 二、数字电子钟方案框图 图1 数字电子钟方案框图
三、单元电路设计和元器件的选择 1. 6进制计数器电路的设计 现要设计一个6进制的计数器，采用一片中规模集成电路74LS90N芯片，先接成十进制，再转换成6进制，利用“反馈清零”的方法即可实现6进制计数，如图2所示。 图2
2. 10进制电路设计 图3 3. 60 进数器电路的设计 “秒”计数器与“分”计数器都是六十进制，它由一级十进制计数器和一级六进制计数器连接而成，如图4所示，采用两片中规模集成电路74LS90N串接起来构成“秒”“分”计数器。
摘要 本实验是利用QuartusII 7.0软件设计一个多功能数字钟，进行试验设计和仿真调试，实现了计时，校时，校分，清零，保持和整点报时等多种基本功能，并下载到SmartSOPC实验系统中进行调试和验证。此外还添加了显示星期，闹钟设定等附加功能，使得设计的数字钟的功能更加完善。 关键字：QuartusII、数字钟、多功能、仿真 Abstract This experiment is to design a digital clock which is based on Quartus software and in which many basic functions like time-counting,hour-correcting,minute-correcting,reset,time-holding and belling on the hour. And then validated the design on the experimental board. In addition, additional functions like displaying and resetting the week and setting alarm make this digital clock a perfect one. Key words: Quartus digital-clock multi-function simulate
目录 一．设计要求 (4) 二．工作原理 (4) 三．各模块说明 (5) 1)分频模块 (5) 2)计时模块 (7) 3)动态显示模块 (9) 4)校分与校时模块 (10) 5)清零模块 (11) 6)保持模块 (12) 7)报时模块 (12) 四．扩展模块 (12) 1)星期模块 (12) 2)闹钟模块 (13) 五．总电路的形成 (16) 六．调试、编程下载 (17) 七．实验感想 (17) 八．参考文献 (20)
课程设计任务书 学生姓名： XXX 专业班级： 指导教师：工作单位： 题目: 多功能数字钟电路设计 初始条件：74LS390，74LS48，数码显示器BS202各6片，74LS00 3片，74LS04，74LS08各 1片，电阻若干，电容，开关各2个，蜂鸣器1个，导线若干。 要求完成的主要任务: 用中、小规模集成电路设计一台能显示日、时、分秒的数字电子钟，要求如下： 1.由晶振电路产生1HZ标准秒信号。 2.秒、分为00-59六十进制计数器。 3.时为00-23二十四进制计数器。 4.可手动校正：能分别进行秒、分、时的校正。只要将开关置于手动位置。可分别对秒、分、时进行连续脉冲输入调整。 5.整点报时。整点报时电路要求在每个整点前鸣叫五次低音（500HZ），整点时再鸣叫一次高音（1000HZ）。 时间安排： 第20周理论设计、实验室安装调试，地点：鉴主15楼通信实验室一 指导教师签名：年月日 系主任（或责任教师）签名：年月日
多功能数字钟电路设计 摘要 (1) Abstract (2) 1系统原理框图 (3) 2方案设计与论证 (4) 2.1时间脉冲产生电路 (4) 2.2分频器电路 (6) 2.3时间计数器电路 (7) 2.4译码驱动及显示单元电路 (8) 2.5校时电路 (8) 2.6报时电路 (10) 3单元电路的设计 (12) 3.1时间脉冲产生电路的设计 (12) 3.2计数电路的设计 (12) 3.2.1 60进制计数器的设计 (12) 3.2.2 24进制计数器的设计 (13) 3.3译码及驱动显示电路 (14) 3.4 校时电路的设计 (14) 3.5 报时电路 (16) 3.6电路总图 (17) 4仿真结果及分析 (18) 4.1时钟结果仿真 (18) 4.2 秒钟个位时序图 (18) 4.3报时电路时序图 (19) 4.4测试结果分析 (19) 5心得与体会 (20) 6参考文献 (21) 附录1原件清单 (22) 附录2部分芯片引脚图与功能表 (23) 74HC390引脚图与功能表 (23)
基于VHDL的多功能数字钟 设计报告 021215班 卫时章 02121451
一、设计要求 1、具有以二十四小时制计时、显示、整点报时、时间设置和闹钟的功能。 2、设计精度要求为1秒。 二、设计环境：Quartus II 三、系统功能描述 1、系统输入：时钟信号clk采用50MHz；系统状态及较时、定时转换的控制信号为k、set，校时复位信号为reset，均由按键信号产生。 2、系统输出：LED显示输出；蜂鸣器声音信号输出。 3、多功能数字电子钟系统功能的具体描述如下： （一）计时：正常工作状态下，每日按24h计时制计时并显示，蜂鸣器无声，逢整点报时。 （二）校时：在计时显示状态下，按下“k”键，进入“小时”待校准状态，若此时按下“set”键，小时开始校准；之后按下“k”键则进入“分”待校准状态；继续按下“k”键则进入“秒”待复零状态；再次按下“k”键数码管显示闹钟时间，并进入闹钟“小时”待校准状态；再次按下“k”键则进入闹钟“分”待校准状态；若再按下“k”键恢复到正常计时显示状态。若校时过程中按下“reset”键，则系统恢复到正常计数状态。 （1）“小时”校准状态：在“小时”校准状态下，显示“小时”的数码管以2Hz 闪烁，并按下“set”键时以2Hz的频率递增计数。 （2）“分”校准状态：在“分”校准状态下，显示“分”的数码管以2Hz闪烁，并按下“set”键时以2Hz的频率递增计数。 （3）“秒”校准状态：在“秒复零”状态下，显示“秒”的数码管以2Hz闪烁，并以1Hz的频率递增计数。 （4）闹钟“小时”校准状态：在闹钟“小时”校准状态下，显示“小时”的数码管以2Hz闪烁，并按下“set”键时以2Hz的频率递增计数。 （5）闹钟“分”校准状态：在闹钟“分”校准状态下，显示“分”的数码管以2Hz闪烁，并按下“set”键时以2Hz的频率递增计数。 （三）整点报时：蜂鸣器在“59”分钟的第“51”、“53”、“55”、“57”秒发频率为500Hz的低音，在“59”分钟的第“59”秒发频率为1000Hz的高音，结束时为整点。 （四）显示：采用扫描显示方式驱动4个LED数码管显示小时、分，秒由两组led灯以4位BCD 码显示。 （五）闹钟：闹钟定时时间到，蜂鸣器发出频率为1000Hz的高音，持续时间为60秒。 四、各个模块分析说明 1、分频器模块(freq.vhd) （1）模块说明：输入一个频率为50MHz的CLK，利用计数器分出 1KHz的q1KHz，500Hz的q500Hz，2Hz的q2Hz和1Hz的q1Hz。 （2）源程序： library ieee;
课程设计报告 学生姓名:刘佳 学 号：2017307010102 学院:电气工程学院 班级:通信171 题目:多功能数字时钟设计 指导教师：刘晓峰职称: 高级实验师指导教师：杨修宇职称: 实验师 2018 年 12 月 28 日
目录 1. 设计要求 (3) 2. 设计原理及框图 (3) 2.1 模块组成 (3) 3. 器件说明 (4) 4. 设计过程 (8) 4.1显示电路模块设计 (8) 4.2时钟脉冲电路模块设计 (9) 4.3计时模块电路设计 (10) 4.4计时校时控制模块电路设计 (11) 4.5整点报时与定点报时模块电路设计 (12) 5. 仿真调试过程 (13) 6. 收音机原理及焊接调试 (14) 6.1收音机原理 (14) 6.2收音机焊接工艺要求 (16) 6.3收音机调试过程 (16) 7. 设计体会及收获 (17)
1. 设计要求 (1)以24小时为一个计时周期，稳定的显示时、分、秒。 (2)当电路发生走时误差时，可以对所设计的时钟进行校时。 (3)电路有整点报时功能。报时声响为四低一高，最后一响高音正好为整点。 (4)电路具有闹钟功能，当闹钟所设定时间与时钟计时相同时，发出提示音， 时长为一分钟。 2. 设计原理及框图 2.1 模块组成 多功能数字时钟由时钟脉冲电路模块、秒计时模块、分计时模块、时计时模块、显示模块、计时校时控制模块、定点报时模块与整点报时模块组。如图1所示。 图1 多功能数字时钟原理框图 多功能数字时钟由时钟脉冲电路模块、秒计时模块、分计时模块、时计时模块、显示模块、计时校时控制模块、定点报时模块与整点报时模块组成。时钟脉冲电路模块由振荡电路与分频电路组成，为数字时钟提供秒脉冲信号、定点整点报时信号以及调试信号。计时电路包括“秒”计时、“分”计时与“时”计时电
EDA技术课程设计 多功能数字钟 学院：城市学院 专业、班级： 姓名： 指导老师： 20XX年12月
目录 1、设计任务与要求 (2) 2、总体框图 (2) 3、选择器件 (2) 4、功能模块 (3) （1）时钟记数模块 (3) （2）整点报时驱动信号产生模块 (6) （3）八段共阴扫描数码管的片选驱动信号输出模块 (7) （4）驱动八段字形译码输出模块 (8) （5）高3位数和低4位数并置输出模块 (9) 5、总体设计电路图 (10) （1）仿真图 (10) （2）电路图 (10) 6、设计心得体会 (11)
一、设计任务与要求 1、具有时、分、秒记数显示功能，以24小时循环计时。 2、要求数字钟具有清零、调节小时、分钟功能。 3、具有整点报时，整点报时的同时输出喇叭有音乐响起。 二、总体框图 多功能数字钟总体框图如下图所示。它由时钟记数模块（包括hour、minute、second 三个小模块）、驱动8位八段共阴扫描数码管的片选驱动信号输出模块（seltime）、驱动八段字形译码输出模块（deled）、整点报时驱动信号产生模块（alart）。 系统总体框图 三、选择器件 网络线若干、共阴八段数码管4个、蜂鸣器、hour(24进制记数器)、minute(60进制记数器)、second(60进制记数器)、alert(整点报时驱动信号产生模块)、 seltime(驱动4位八段共阴扫描数码管的片选 驱动信号输出模块)、deled(驱动八段字形译 码输出模块)。
四、功能模块 多功能数字钟中的时钟记数模块、驱动8位八段共阴扫描数码管的片选驱动信号输出模块、驱动八段字形译码输出模块、整点报时驱动信号产生模块。 (1) 时钟记数模块： <1.1>该模块的功能是：在时钟信号（CLK）的作用下可以生成波形；在清零信号（RESET）作用下，即可清零。 VHDL程序如下： library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; entity hour24 is port( clk: in std_logic; reset:instd_logic; qh:BUFFER STD_LOGIC_VECTOR(2 DOWNTO 0); ql:BUFFER STD_LOGIC_VECTOR(3 DOWNTO 0)); end hour24; architecture behav of hour24 is begin process(reset,clk) begin if reset='1' then qh<="000"; ql<="0000"; elsif(clk'event and clk='1') then if (qh<2) then if (ql=9) then ql<="0000"; qh<=qh + 1; else ql<=ql+1; end if; else if (ql=3) then ql<="0000"; qh<="000"; else ql<=ql+1; end if; end if; end if; end process; end behav; 仿真波形如下：
多功能数字钟电路的设计与制作 一、设计任务与要求 设计和制作一个多功能数字钟，要求能准确计时并以数字形式显示时、分、秒的时间，能校正时间，准点报时。 二、方案设计与论证 1．数字钟设计原理 数字电子钟一般由振荡器、译码器、显示器等几部分电路组成，这些电路都是数字电路中应用最广的基本电路。振荡器产生的1Hz的方波，作为秒信号。秒信号送入计数器进行计数，并把累计的结果以“时”、“分”、“秒”的数字显示出来。“秒”的计数、显示由两级计数器和译码器组成的六十进制计数电路实现；“分”的计数、显示电路与“秒”的相同；“时”的计数、显示由两级计数器和译码器组成的二十四进制计数电路实现。所有计时结果由七段数码管显示器显示。用4个与非门构成调时电路，通过改变方波的频率，进行调时。最后用与非门和发光二极管构成整点显示部分。
2．总体结构框图如下： 图14 总体框图 三、单元电路设计与参数计算 1．脉冲产生电路 图15 晶振振荡器原理图 图16 555定时器脉冲产生电路原理图 振荡器可由晶振组成(如图15)，也可以由555定时器组成。图16是由555定时器构成的1HZ 的自激振荡器，其原理是： 第一暂态2、6端电位为Vcc 3 1 ，则输出为高电平，三极管不导通，电容C 充电，此 时2、6端电位上升。当上升至大于Vcc 3 2 时，输出为低电平，三极管导通，电容C 放电， 11 21 C 1 R C 2 R O
此时2、6端电位下降，下降至Vcc 3 1 时，输出高电平，以此循环。根据公式C R R f )2(43.121+≈ 得，此时频率为0.991。 图17 555定时器波形关系 图18 555定时器产生1Hz 方波原理图 2．时间计数电路 图19 74LS161引脚图 74LS161功能表 v V 2 3 V 1 3 v U 1 74L S 161D Q A 14Q B 13Q C 12Q D 11R C O 15A 3B 4C 5D 6 E N P 7E N T 10 ~L O A D 9~C L R 1 C L K 2
《多功能数字钟电路的设计、制作》 课程设计报告 班级：(兴) 2008级自动化 姓名：胡荣 学号：2008960623 指导教师：刘勇 2010年11月13日
目录 一、设计目的．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．1 二、设计内容及要求．．．．．．．．．．．．．．．．．．．．．．．．．．．1 三、总设计原理．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．1 四、主要元件及设备．．．．．．．．．．．．．．．．．．．．．．．．．．．2 五、单元电路的设计．．．．．．．．．．．．．．．．．．．．．．．．．．．5 1、数字电子计时器组成原理．．．．．．．．．．．．．．．．．5 2、用74LS160实现12进制计数器．．．．．．．．．．．．．．6 3、校时电路．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．7 4、时基电路设计．．．．．．．．．．．．．．．．．．．．．．．．．．．8 六、设计总电路图．．．．．．．．．．．．．．．．．．．．．．．．．．．．．8 七、设计结果及其分析．．．．．．．．．．．．．．．．．．．．．．．．．8 八、设计过程中的问题及解决方案．．．．．．．．．．．．．．．9 九、心得体会．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．9 十、附录．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．10
多功能数字钟电路设计 一、设计目的 通过课程设计要实现以下两个目标：一、初步掌握电子线路的设计、组装及调试方法。即根据设计要求，查阅文献资料，收集、分析类似电路的性能，并通过组装调试等实践活动，使电路达到性能要求；二、课程设计为后续的毕业设计打好基础。毕业设计是系统的工程设计实践，而课程设计的着眼点是让我们开始从理论学习的轨道上逐渐引向实际方面，运用已学过的分析和设计电路的理论知识，逐步掌握工程设计的步骤和方法，同时，课程设计报告的书写，为今后从事技术工作撰写科技报告和技术资料打下基础。 二、设计内容及要求 1、功能要求： ①基本功能: 以数字形式显示时、分、秒的时间，小时计数器的计时要求为“12翻1”，并要求能手动快校时、快校分或慢校时、慢校分。 ②扩展功能: 定时控制，其时间自定；仿广播电台正点报时—自动报正点时数。 2、设计步骤与要求： ①拟定数字钟电路的组成框图，要求先实现电路的基本功能，后扩展功能，使用的器件少，成本低； ②设计各单元电路，并用Multisim软件仿真； ③在通用电路板上安装电路，只要求显示时分； ④测试数字钟系统的逻辑功能； ⑤写出设计报告。设计报告要求：写出详细地设计过程（含数字钟系统的整机逻辑电路图）、调试步骤、测试结果及心得体会。 三、总设计原理 数字电子钟原理是一个具有计时、校时、报时、显示等基本功能的数字钟主要由振荡器、分频器、计数器、译码器、显示器、校时电路、报时电路等七部分组成。石英晶体振荡器产生的信号经过分频器得到秒脉冲，秒脉冲送入计数器计数，计数结果通过“时”、“分”、“秒”译码器译码，并通过显示器显示时间。 四、主要元件及设备 1、给定的主要器件： 74LS00（4片），74LS160（4片）或74LS161（4片），74LS04（2片），74LS20（2片），74LS48（4片），数码管BS202（4只），555（1片），开关（1个），电阻47k（2个）电容10uF（1个）10nF(1个) 各元件引脚图如下图：
多功能数字钟的设计与实现一、实验目的 1．掌握数字钟的设计原理。 2．用微机实验平台实现数字钟。 3．分析比较微机实现的数字钟和其他方法实现的数字钟。 二、实验内容与要求 使用微机实验平台实现数字钟。 1．基本要求如下： 1) 24 小时制时间显示。 2) 3) 4)可以随时进行时间校对。 整点报时。 闹钟功能，要求设置起闹时间时，不影响时钟的正常走时。 2．提高要求 1) 2)校时时相应位闪烁。能够设置多个起闹点。 三、实验报告要求 1．设计目的和内容 2．总体设计 3．硬件设计：原理图（接线图）及简要说明 4．软件设计框图及程序清单 5．设计结果和体会（包括遇到的问题及解决的方法） 四、系统总体设计 根据设计要求，初步思路如下： 1）计时单元由定时/计数器8253的通道0 来实现。定时采用硬件计数和软件技术相结合的方式，即通过8253产生一定的定时时间，然后再利用软件进行计数，从而实现24小时制定时。8253定时时间到了之后产生中断信号，8253在中断服务程序中实现时、分、秒的累加。 2）时间显示采用实验平台上的6个LED数码管分别显示时、分、秒，采用动态扫描方式实现。 3）校时和闹铃定时通过键盘电路和单脉冲产生单元来输入。按键包括校时键、闹钟定时键、加1键和减1键等。
4） 报警声响用蜂鸣器产生，将蜂鸣器接到 8255 的一个端口，通过输出电平的高低来 控制蜂鸣器的发声。 系统硬件设计主要利用微机实验平台上的电路模块。硬件电路主要由键盘电路、 单脉冲产生单元、8253 定时计数器、8255 并行接口单元、8259 中断控制器、LED 显 示电路和蜂鸣器电路等等。系统的硬件电路设计框图如图 1 所示。 图 1 硬件电路框图 五、硬件设计 根据设计思路，硬件电路可通过实验平台上的一些功能模块电路组成，由于实验平台 上的各个功能模块已经设计好，用户在使用时只要设计模块间电路的连接，因此，硬件电 路的设计及实现相对简单。完整系统的硬件连接如图 2 所示。硬件电路由定时模块、按键 模块、数码管显示模块和蜂鸣器模块组成。 Q6 路 图 2 系统硬件电路图 微机系统 8253 8255 8259 数码管显示 电路 键盘电路 蜂鸣器电路 单脉冲发生 单元 单脉冲发 生单元 键盘电路 8255 PA0 PB0 PC 8253 OUT0 GATE0 Clk0 地址 CS1 译码 CS2 电路 CS3 CS4 数码管显示模块 8259 IRQ2 IRQ3 IRQ5 PC BUS 蜂鸣器 单脉冲发 生单元
题目: 多功能数字钟电路设计 器材：74LS390，74LS48，数码显示器BS202， 74LS00 3片，74LS04，74LS08，电容，开关，蜂鸣器，电阻,导线 要求完成的主要任务: 用中、小规模集成电路设计一台能显示日、时、分秒的数字电子钟，要求如下： 1.由晶振电路产生1HZ标准秒信号。 2.秒、分为00-59六十进制计数器。 3.时为00-23二十四进制计数器。 4.可手动校正：能分别进行秒、分、时的校正。只要将开关置于手动位置。可分别对秒、分、时进行连续脉冲输入调整。 5.整点报时。整点报时电路要求在每个整点前鸣叫五次低音（500HZ），整点时再鸣叫一次高音（1000HZ）。 时间安排： 指导教师签名：年月日 系主任（或责任教师）签名：年月日
索引 摘要 (4) Abstract (4) 1系统原理框图 (6) 2方案设计与论证 (7) 2.1时间脉冲产生电路 (7) 2.2分频器电路 (10) 2.3时间计数器电路 (11) 2.4译码驱动及显示单元电路 (12) 2.5校时电路 (13) 2.6报时电路 (14) 3单元电路的设计 (15) 3.1时间脉冲产生电路的设计 (15) 3.2计数电路的设计 (16) 3.2.1 60进制计数器的设计 (16) 3.2.2 24进制计数器的设计 (16) 3.3 译码及驱动显示电路 (17) 3.4 校时电路的设计 (18)
3.5 报时电路 (19) 3.6电路总图 (21) 4仿真结果及分析 (22) 4.1时钟结果仿真 (22) 4.2 秒钟个位时序图 (22) 4.3报时电路时序图 (23) 4.4测试结果分析 (23) 5心得与体会 (24) 6参考文献 (24) 附录1原件清单 (26) 附录2部分芯片引脚图与功能表 (27)
课程设计任务书 题目: 多功能数字钟的设计与实现 初始条件： 本设计既可以使用集成译码器、计数器、定时器、脉冲发生器和必要的门电路等，也可以使用单片机系统构建多功能数字钟。用数码管显示时间计数值。 要求完成的主要任务: （包括课程设计工作量及技术要求，以及说明书撰写等具体要求） 1、课程设计工作量：1周。 2、技术要求： 1）设计一个数字钟。要求用六位数码管显示时间，格式为00：00：00。 2）具有60进制和24进制（或12进制）计数功能，秒、分为60进制计数，时为24进制（或12进制）计数。 3）有译码、七段数码显示功能，能显示时、分、秒计时的结果。 4）设计提供连续触发脉冲的脉冲信号发生器， 5）具有校时单元、闹钟单元和整点报时单元。 6）确定设计方案，按功能模块的划分选择元、器件和中小规模集成电路，设计分电路，画出总体电路原理图，阐述基本原理。 3、查阅至少5篇参考文献。按《******大学课程设计工作规范》要求撰写设计报告书。全文用A4纸打印，图纸应符合绘图规范。 时间安排： 1、2013年 3 月18 日，布置课设具体实施计划与课程设计报告格式的要求说明。 2、2013 年3 月22日至2013 年5 月10 日，方案选择和电路设计。 3、2013 年5 月25 日至2013 年7 月2 日，电路调试和设计说明书撰写。 4、2013 年7 月5 日，上交课程设计成果及报告，同时进行答辩。 指导教师签名：年月日 系主任（或责任教师）签名：年月日
目录 1 引言 (1) 1.1 数字钟简介 (1) 1.2 EWB简介 (1) 2 方案选择 (3) 3 系统框图 (4) 4 分电路设计 (5) 4.1 脉冲产生电路 (5) 4.1.1设计要求 (5) 4.1.2所需元件 (6) 4.1.3元件介绍 (6) 4.1.4参数计算 (7) 4.1.5电路设计 (8) 4.2计数电路 (9) 4.2.1秒电路 (9) 4.2.2分电路 (11) 4.2.3时电路 (13) 4.3显示电路 (14) 4.3.1所需元件 (14) 4.3.2元件介绍 (14) 4.3.3原理说明 (14) 4.3.4电路设计 (15) 4.4整点报时电路 (15)
大连理工大学本科实验报告题目：多功能数字时钟设计 课程名称：数字电路与系统课程设计 学院（系）：信息与通信工程学院 专业：电子信息工程 班级： 学生姓名： 学号： 完成日期：2014年7月16日 2014 年7 月16 日
题目：多功能数字时钟设计 1 设计要求 1) 具有“时”、“分”、“秒”及“模式”的十进制数字显示功能； 2) 具有手动校时、校分功能，并能快速调节、一键复位（复位时间12时00分00秒）； 3) 具有整点报时功能，从00分00秒起，亮灯十秒钟； 4) 具有秒表功能（精确至百分之一秒），具有开关键，可暂停、可一键清零； 5) 具有闹钟功能，手动设置时间，并可快速调节，具有开关键，可一键复位（复位时间12时00分00秒），闹钟时间到亮灯十秒钟进行提醒； 6) 具有倒计时功能（精确至百分之一秒），可手动设置倒计时时间，若无输入，系统默认60秒倒计时，且具有开关键，计时时间到亮灯十秒钟进行提醒，可一键复位（复位时间默认60秒）。 2 设计分析及系统方案设计 2.1 模式选择模块：按键一进行模式选择，并利用数码管显示出当前模式。模式一：时钟显示功能；模式二：时钟调节功能；模式三：闹钟功能；模式四：秒表功能；模式五：倒计时功能。 2.2 数字钟的基本功能部分：包括时、分、秒的显示，手动调时，以及整点报时部分。基本模块是由振荡器、分频器、计数器、译码器、显示器等几部分组成。利用DE2硬件中提供的50MHZ晶振，经过分频得到周期为1s的时钟脉冲。将该信号送入计数器进行计算，并把累加结果以“时”“分”“秒”的形式通过译码器由数码管显示出来。 具有复位按键1，在时钟模式下按下复位键后对时钟进行复位，复位时间12时00分00秒。 进入手动调时功能时，通过按键调节时间，每按下依次按键2，时钟时针加一，按下按键2一秒内未松手，时钟时针每秒钟加十；按键1对分针进行控制，原理与时针相同并通过译码器由七位数码管显示。 从00分00秒开始，数字钟进入整点报时功能（本设计中以一个LED灯代替蜂鸣器，进行报时），亮灯10秒钟进行提示。 2.3多功能数字钟的秒表功能部分：计时范围从00分00.00秒至59分59.99秒。可由复位键0异步清零，并由开关1控制计时开始与停止。 将DE2硬件中的50MHZ晶振经过分频获得周期为0.01秒的时钟脉冲，将信号送入计数器进行计算，并把累计结果通过译码器由七位数码管显示 2.4多功能数字钟的闹钟功能部分：进入闹钟功能模式后，通过按键2（设定小时）和按键1（设定分钟）设定闹钟时间，当按下按键一秒内未松手时，可进行快速设定时间。当时钟进入闹钟设定的时间（判断时钟的时信号时针，分针分别与闹钟设定的时信号时针、分针是否相等），则以LED灯连续亮10秒钟进行提示，并由开关0控制闹钟的开和关。 2.5 多功能数字钟的倒计时功能部分：可通过按键3（设定分针）和按键2（设定秒针）设定倒计时开始，当按下按键一秒内未松手时，可进行快速设定时间。当没有手动时间设定时，系统默认为60秒倒计时。倒计时的时钟与数字钟的时钟相同，每迎到一个1s时钟上升