****大学
实验报告
课程名称：基于FPGA的现代数字系统设计
实验名称：基于HDL十进制计数显示系统设置
姓名：
学号: 班级：
指导教师：
****大学信息工程学院制
基于HDL十进制计数显示系统设置
一、实验要求
1．设计具有异步复位，同步使能的十进制计数器，其计数结果通过七段数码管，发光二极管等进行显示。
2．主要设计的模块有十进制计数模块和数码管驱动模块以及消抖模块。
3．需要将按键输入的时钟,然后通过消抖模块消抖后，再输出至后续使用。
4．共阴极数码管驱动。
二、实验原理
本次的设计是一个具有数显输出的十进制计数器。示意图如2.1所示。
图2.1
七段数码管属于数码管的一种，是由7段二极管组成。按发光二极管单元衔接方式分为共阳极数码管和共阴极数码管。本实验使用共阴数码管。它是指将一切发光二极管的阴极接到一同构成公共阴极(COM)的数码管。共阴数码管在应用时应将公共极COM接到地线GND上，当某一字段发光二极管的阳极为高电平相应字段就点亮，当某一字段的阳极为低电平相应字段就不亮。
显示译码器，用HDL语言判断CLK的上升沿信号，每次收到一次上升沿信号，计数器的值加一并显示在数码管上，所以本次实验会将十进制计数与七段数码管的显示分别写在两个模块里面。
系统模块划分及引脚连线图如下：
三、实验步骤（设计输入）
1．十进制计数器模块
module cnt10(clk,clr,ena,sum,cout);
input clk,clr,ena;
output [3:0] sum;
output cout;
reg [3:0] sum;
reg cout;
always @ (posedge clk or posedge clr)
if(clr==1)
begin
sum <= 4'b0000; cout<= 1'b0;end
else if(ena==1'b1)
if(sum==4'b1001)
begin
sum <= 4'b0000; cout<= 1'b1; end
else
begin
sum <= sum+1; cout<= 1'b0; end
else
begin
sum <= sum; cout<= cout; end
Endmodule
程序主要思路是用always等待clk与clr的上升沿信号，因为是异步清零所以在always 中也要等待clr的清零信号。用if语句判断clr信号，为1则清零。判断ena信号，为1进行计数操作，为0输出保持不变。计数中，判断sum的值如果为9时，进行进位操作，并将sum值赋值为0
2．数码管驱动模块
module led7 (sum ,out );
input [3:0] sum;
output [6:0] out;
reg [6:0] out ;
always @(sum)
begin
out = {7{1'b0}};
case (sum) //根据共阳接法译码
4'b0000 : out [6:0] = 7'b1000000;
4'b0001 : out [6:0] = 7'b1111001;
4'b0010 : out [6:0] = 7'b0100100;
4'b0011 : out [6:0] = 7'b0110000;
4'b0100 : out [6:0] = 7'b0011001;
4'b0101 : out [6:0] = 7'b0010010;
4'b0110 : out [6:0] = 7'b0000010;
4'b0111 : out [6:0] = 7'b1111000;
4'b1000 : out [6:0] = 7'b0000000;
4'b1001 : out [6:0] = 7'b0011000;
default : out [6:0] = {7{1'b0}};
endcase
end
Endmodule
用一个case语句判断输入的data_in的值，选择data_out的输出，这样比用原理图设计数码管要大大的减少工作量。
3．顶层模块
①用verilog HDL代码描述模块的连接，构成如下图所示的系统：
module top（clk_50,clk,clr,ena,cout,out）;
input clk,clr,ena,clk_50;
output cout;
output [6:0]our;
wire [3:0]temp;
cnt10 u1(pin_out,clr,ena,cout,temp);
led u2(temp,out);
debounce_module u3(clk_50,clk,pin_out);
endmodule
②引脚锁定
引脚锁定表
相应的用户约束文件：
NET "clk" LOC = V16 | IOSTANDARD = LVCMOS33 | PULLDOWN ;
NET "clk_50m" LOC = C9 | IOSTANDARD = LVCMOS33 ;
NET "clr" LOC = N17 | IOSTANDARD = LVCMOS33;
NET "ena" LOC = H18 | IOSTANDARD = LVCMOS33;
NET "q[0]" LOC = C5 | IOSTANDARD = LVCMOS33; # DATA0 a
NET "q[1]" LOC = B4 | IOSTANDARD = LVCMOS33; # DATA1 b
NET "q[2]" LOC = A4 | IOSTANDARD = LVCMOS33; # DATA2 c
NET "q[3]" LOC = F7 | IOSTANDARD = LVCMOS33; # DATA3 d
NET "q[4]" LOC = B6 | IOSTANDARD = LVCMOS33; # DATA4 e
NET "q[5]" LOC = E7 | IOSTANDARD = LVCMOS33; # DATA5 f
NET "q[6]" LOC = A6 | IOSTANDARD = LVCMOS33; # DATA6 g
NET "COM" LOC = D5 | IOSTANDARD = LVCMOS33; # DATA7 DIG
注意：由于clk没锁于ISE默认的时钟输入引脚上，需要添加“CLOCK_DEDICATED_ROUTE = FALSE;”为了更好的消抖效果，需要在V16输入端口加入下拉电阻，即需加“PULLDOWN”。所以在约束文件（.ucf）中clk的锁定应为为：
1）NET “clk” LOC = “V16” |PULLDOWN | CLOCK_DEDICATED_ROUTE = FALSE;”：
或者
2）NET “clk” LOC = “V16” |PULLDOWN ；
NET "clk" CLOCK_DEDICATED_ROUTE=FALSE;
4．双击Implement Design，进行布局布线，双击Generate Programming File生成下载文件，双击Configure Target Device，完成结果如图所示。
四、实验结果及分析
共阴极数码管驱动模块的输入与输出：
输入是0000 输出是1111110；输入是0001 输出是0110000;
输入是0010 输出是1101101; 输入是0011 输出是1111001;
输入是0100 输出是0110011; 输入是0101 输出是1011011;
输入是0110 输出是1011111; 输入是0111 输出是1110000;
输入是1000 输出是1111111; 输入是1001 输出是1111011;
输入是1010 输出是1110111; 输入是1011 输出是0011111;
输入是1100 输出是1001110; 输入是1101 输出是0111101;
输入是1110 输出是1001111; 其他输入输出是1000111;
五、实验思考题解答(实验指导书要求的思考题)
1.如何用两个或一个always 实现十进制计数模块？写出相应代码。答：用always实现十进制计数模块，程序如下：
module cnt10(clk,clr,ena,sum,cout);
input clk,clr,ena;
output [3:0] sum;
output cout;
reg [3:0] sum;
reg cout;
always @ (posedge clk or posedge clr)
if(clr==1)
begin
sum <= 4'b0000; cout<= 1'b0;end
else if(ena==1'b1)
if(sum==4'b1001)
begin
sum <= 4'b0000; cout<= 1'b1; end
else
begin
sum <= sum+1; cout<= 1'b0; end
else
begin
sum <= sum; cout<= cout; end
Endmodule
2.如何用always，或assign实现数码管的驱动设计？写出相应代码。答：用always实现数码管驱动设计，程序如下：
module led7 (sum ,out );
input [3:0] sum;
output [6:0] out;
reg [6:0] out ;
always @(sum)
begin
out = {7{1'b0}};
case (sum) //根据共阳接法译码
4'b0000 : out [6:0] = 7'b1000000;
4'b0001 : out [6:0] = 7'b1111001;
4'b0010 : out [6:0] = 7'b0100100;
4'b0011 : out [6:0] = 7'b0110000;
4'b0100 : out [6:0] = 7'b0011001;
4'b0101 : out [6:0] = 7'b0010010;
4'b0110 : out [6:0] = 7'b0000010;
4'b0111 : out [6:0] = 7'b1111000;
4'b1000 : out [6:0] = 7'b0000000;
4'b1001 : out [6:0] = 7'b0011000;
default : out [6:0] = {7{1'b0}};
endcase
end
Endmodule
3.比较实验一与实验二的实验过程，说明原理图输入法与HDL输入法的不同的应用环境。
答：实验一中应用的是原理图完成十进制计数器的数显，工作量相对较大，需要绘制8张原理图，其中还不包括消抖模块。所以，原理图设计适合相对简单的电路，门电路较少的电路。而实验二中应用HDL语言描述要完成的功能，对于较复杂的电路设计起来相对简单，所以HDL设计适合比较复杂的电路。门电路很多的电路。
4.CHIPSCOPE调试和仿真有何区别？
答：对设计的功能进行全面的仿真，检查设计中的问题。chipscope是个调试阶段的调试工具，只能检查局部，部分"出问题“的地方的检验，必须涉及FPGA硬件。
六、体会
通过这次实验，初步对应用HDL描述与设计时序和组合电路有了一定程度的掌握，熟悉了应用ISE软件的操作流程，掌握了用代码完成仿真，综合等操作。可惜每次实验总是做不到把程序下载到开发板中那一步。另外，我深刻体会到需要用更多的时间来练习才能完成更复杂的电路设计。最后，也是最重要的是在设计一个电路之前，设计准备很重要，弄懂有多少个输入口输出口。怎样用算法实现各个功能，考虑好各种情况，比如这次就要考虑到消抖的情况。
实验报告 1、基本门电路 一、实验目的 1、熟悉EDA工具的使用；仿真基本门电路。掌握基于Verilog的基本门电路的设计及其验证。 2、熟悉利用EDA工具进行设计及仿真的流程。基本门电路的程序烧录及验证。 3、学习针对实际门电路芯片74HC00、74HC02、74HC0 4、74HC08、74HC32、74HC86进行VerilogHDL设计的方法。 二、实验环境 Libero仿真软件。 三、实验内容 1、掌握Libero软件的使用方法。 2、进行针对74系列基本门电路的设计，并完成相应的仿真实验。 3、参考教材中相应章节的设计代码、测试平台代码（可自行编程），完成74HC00、74HC02、74HC0 4、74HC08、74HC32、74HC86相应的设计、综合及仿真。 4、提交针对74HC00、74HC02、74HC04、74HC08、74HC32、74HC86（任选一个 ．．．．）的综合结果，以及相应的仿真结果。 四、实验结果和数据处理 1、所有 ．．模块及测试平台代码清单 //74HC00代码-与非门 // module HC00(A,B,Y); input [4:1]A,B;
assign Y=~(A&B); endmodule //74HC00测试平台代码 // `timescale 1ns/1ns module testbench(); reg [4:1]a,b; wire [4:1]y; HC00 u1(a,b,y); initial begin a=4'b0000;b=4'b0001; #10 b=b<<1; #10 b=b<<1; #10 b=b<<1; a=4'b1111;b=4'b0001; #10 b=b<<1; #10 b=b<<1; #10 b=b<<1; end endmodule //74HC02代码-或非门 // module HC02(A,B,Y);
数字钟设计实验报告 专业:通信工程 姓名:王婧 班级:111041B 学号:111041226
数字钟的设计 目录 一、前言 (3) 二、设计目的 (3) 三、设计任务 (3) 四、设计方案 (3) 五、数字钟电路设计原理 (4) （一）设计步骤 (4) （二）数字钟的构成 (4) （三）数字钟的工作原理 (5) 六、总结 (9) １
一、前言 此次实验是第一次做EDA实验，在学习使用软硬件的过程中，自然遇到很多不懂的问题，在老师的指导和同学们的相互帮助下，我终于解决了实验过程遇到的很多难题，成功的完成了实验，实验结果和预期的结果也是一致的，在这次实验中，我学会了如何使用Quartus II软件，如何分层设计点路，如何对实验程序进行编译和仿真和对程序进行硬件测试。明白了一定要学会看开发板资料以清楚如何给程序的输入输出信号配置管脚。这次实验为我今后对 EDA的进一步学习奠定了更好的理论基础和应用基础。 通过本次实验对数电知识有了更深入的了解，将其运用到了实际中来，明白了学习电子技术基础的意义，也达到了其培养的目的。也明白了一个道理：成功就是在不断摸索中前进实现的，遇到问题我们不能灰心、烦躁，甚至放弃，而要静下心来仔细思考，分部检查，找出最终的原因进行改正，这样才会有进步，才会一步步向自己的目标靠近，才会取得自己所要追求的成功。 ２
二、设计目的 1.掌握数字钟的设计方法。 2熟悉集成电路的使用方法。 3通过实训学会数字系统的设计方法； 4通过实训学习元器件的选择及集成电路手册查询方法； 5通过实训掌握电子电路调试及故障排除方法； 6熟悉数字实验箱的使用方法。 三、设计任务 设计一个可以显示星期、时、分、秒的数字钟。 要求： 1、24小时为一个计数周期； 2、具有整点报时功能； 3、定时闹铃（未完成） 四、设计方案 一个基本的数字钟电路主要由译码显示器、“时”，“分”，“秒”计数器和定时器组成。干电路系统由秒信号发生 ３
黄冈师学院 提高型实验报告 实验课题文件系统的设计与实现（实验类型：□综合性 设计性□应用性） 实验课程操作系统原理 实验时间2015－2016 第二学期 学生何正发 专业班级软件工程1401 学号07
成绩： 一、实验目的和要求 1、熟悉操作系统设计的过程，巩固操作系统的基本知识，加深对操作原理、功能及各种不同的存储管理方法理解与应用； 2、学会运用各种语言、软件开发新软件的基本方法； 3、增强实际应用能力和动手操作能力。 二、实验条件 Win7 /Windows 8.1/Linux等操作系统，装有java、C、C++、C#等语言工具的环境。 三、实验原理分析 可以选择最佳适应算法，按照从小到大的次序组成空闲区自由链，当用户作业或进程申请一个空闲区时，存储管理 程序从表头开始查找，当找到第一个満足要求的空闲区时，停止查找。如果该空闲区大于请求表中的请求长 度，将减去请求长度后的剩余空闲区部分留在可用表中。回收时，从作链中删去要回收的作业块，同时在空 闲链中插入该作业大小的空闲区，并按顺序排列 四、实验方案或步骤 1、应用环境、需求分析 本模拟系统主要针对文件的管理和操作名主要有：创建用户、文件、文件夹，读文件，写文件，执行文件，关闭文件，删除用户、文件夹、文件的功能。 创建用户、文件、文件夹：在对系统发出操作命令之前必须先登录用户，然而登录之前必须创建该用户。在创建完后，可通过登录用户来创建文件和文件夹。在创建文件时可设置文件的属性和输入文件的容。 读文件：读取任何已创建的只读或读写文件的容；如果所要读的文件不是可读文件时，系统会显示该文件不可读；如果所读文件不存在，系统会显示文件不存在。 写文件用户可写或重写读写文件中的容，并保存文件中的重写容，以供下次读取；当所要写的文件不是可写的文件时，系统会显示该文件不可写；当所要写的文件并不存在时，系统会显示该文件不存在。
数字逻辑实验实验报告 脚分配、1）分析输入、输出，列出方程。根据方程和IP 核库判断需要使用的门电路以及个数。 2）创建新的工程，加载需要使用的IP 核。 3）创建BD 设计文件，添加你所需要的IP 核，进行端口设置和连线操作。 4）完成原理图设计后，生成顶层文件（Generate Output Products）和HDL 代码文件（Create HDL Wrapper）。 5）配置管脚约束（I/O PLANNING），为输入指定相应的拨码开关，为输出指定相应的led 灯显示。
6）综合、实现、生成bitstream。 7）仿真验证，依据真值表，在实验板验证试验结果。
实验报告说明 数字逻辑课程组 实验名称列入实验指导书相应的实验题目。 实验目的目的要明确，要抓住重点，可以从理论和实践两个方面考虑。可参考实验指导书的内容。在理论上，验证所学章节相关的真值表、逻辑表达式或逻辑图的实际应用，以使实验者获得深刻和系统的理解，在实践上，掌握使用软件平台及设计的技能技巧。一般需说明是验证型实验还是设计型实验，是创新型实验还是综合型实验。 实验环境实验用的软硬件环境（配置）。 实验内容（含电路原理图/Verilog程序、管脚分配、仿真结果等；扩展内容也列入本栏）这是实验报告极其重要的内容。这部分要写明经过哪几个步骤。可画出流程图，再配以相应的文字说明，这样既可以节省许多文字说明，又能使实验报告简明扼要，清楚明白。 实验结果分析数字逻辑的设计与实验结果的显示是否吻合，如出现异常，如何修正并得到正确的结果。 实验方案的缺陷及改进意见在实验过程中发现的问题，个人对问题的改进意见。 心得体会、问题讨论对本次实验的体会、思考和建议。
实验1:用 Verilog HDL 程序实现乘法器 1实验要求: (1) 编写乘法器的 Veirlog HDL 程序. (2) 编写配套的测试基准. (3) 通过 QuartusII 编译下载到目标 FPGA器件中进行验证 (4) 注意乘法逻辑电路的设计. 2 试验程序： Module multiplier(input rst,input clk,input [3:0]multiplicand, input [3:0]multiplier,input start_sig,output done_sig,output [7:0]result); reg [3:0]i; reg [7:0]r_result; reg r_done_sig; reg [7:0]intermediate; always @ ( posedge clk or negedge rst ) if( !rst ) begin i<=4'b0; r_result<=8'b0; end else if(start_sig) begin case(i) 0: begin intermediate<={4'b0,multiplicand}; r_result<=8'b0; i<=i+1; end 1,2,3,4: begin if(multiplier[i-1]) begin r_result<=r_result+intermediate; end intermediate<={intermediate[6:0],1'b0}; i<=i+1; end 5: begin r_done_sig<=1'b1;
i<=i+1; end 6: begin r_done_sig<=1'b0; i<=1'b0; end endcase end assign result=r_done_sig?r_result:8'bz; assign done_sig=r_done_sig; endmodule3 测试基准： `timescale 1 ps/ 1 ps module multiplier_simulation(); reg clk; reg rst; reg [3:0]multiplicand; reg [3:0]multiplier; reg start_sig; wire done_sig; wire [7:0]result; /***********************************/ initial begin rst = 0; #10; rst = 1; clk = 1; forever #10 clk = ~clk; end /***********************************/ multiplier U1 ( .clk(clk), .rst(rst), .multiplicand(multiplicand), .multiplier(multiplier), .result(result), .done_sig(done_sig), .start_sig(start_sig) ); reg [3:0]i; always @ ( posedge clk or negedge rst ) if( !rst )
操作系统课程设计之三 设计任务：模拟OS文件系统 在任一OS（Window或者Dos；也可以是在Linux下，但要求能将结果演示给老 师看）下，建立一个大文件，把它假象成一张盘，在其中实现一个简单的模拟OS 字 ，第 ⑤、每个目录实际能放下文件或子目录30项。 ⑸、文件系统空间分配： ①、第0个盘块（1k）存放磁盘信息（可以设定为格式说明“FAT32”、盘块大小，盘块数等 内容） ②、第1个盘块起，至125盘块，共125个盘块（125k）存放FAT内容 ③、第126、127（2个）盘块，存放位示图
④、从第128盘块至10000盘块，皆为数据（区）盘块，其逻辑编号从0开始，至 9872号数据盘块，即第0数据盘块为128号盘块，第1数据盘块为129号盘块，… ⑤、第0数据盘块（即128号盘块），存放根目录（同样只用一个盘块作根目录）， 由于第0、1目录项为“.”（本目录）, “..”（父目录），因此根目录下同样只能存放30个文件或目录，并且从第2个目录项开始。 ⑥、文件或子目录数据，放在第1数据盘块及以后的数据盘块中，由用户按需要使 用。 内容 ⑺、删除文件 #DelFile 文件名.扩展名，在文件所在的目录项中，将第一个字节变为0xE5，并同时修改FAT内容和位示图内容；如果文件不存在，给出出错信息 ⑻、文件拷贝 #CopyFile 老文件,新文件，为新文件创建一个目录项，并将老文件内容复制到新文件中，并同时修改FAT内容和位示图内容 ⑼、显示位示图内容
#ShowBitMP，将位示图内容（已有信息部分），显示在屏幕上（按十六进制）⑽、显示FAT内容 #ShowFAT，将FAT内容（已有信息部分），显示在屏幕上（按十六进制） 4、程序的总体流程为： ⑴、输出提示符#，等待接受命令，分析键入的命令； ⑵、对合法的命令，执行相应的处理程序，否则输出错误信息，继续等待新命令 关于对FAT表和MAP表的用法 1.当要用到数据块是，查询MAP表（因为只做比较查询即可）,查询到的未用位置 置1，然后在FAT表上进行相应记录，在本程序做出的规定是，当文件夹FAT 表做-1，若是文件则按照FAT做对应的顺序记录，最后一块同样是-1结束，2.回收的时候，是按照FAT表的首项，做顺序置0，然后MAP也在相应位置置0
北京邮电大学 数字电路与逻辑设计实验 实验报告 实验名称：QuartusII原理图输入 法设计与实现 学院：北京邮电大学 班级： 姓名： 学号：
一．实验名称和实验任务要求 实验名称：QuartusII原理图输入法设计与实现 实验目的：⑴熟悉用QuartusII原理图输入法进行电路设计和仿真。 ⑵掌握QuartusII图形模块单元的生成与调用； ⑶熟悉实验板的使用。 实验任务要求：⑴掌握QuartusII的基础上，利用QuartusII用逻辑 门设计实现一个半加器，生成新的半加器图像模 块。 ⑵用实验内容（1）中生成的半加器模块以及逻辑门 实现一个全加器，仿真验证其功能，并能下载到实 验板上进行测试，要求用拨码开关设定输入信号， 发光二级管显示输出信号。 ⑶用3线—8线译码器（74L138）和逻辑门实现要求 的函数：CBA F+ C + =,仿真验证其 + B C B A A A B C 功能，，并能下载到实验板上进行测试，要求用拨 码开关设定输入信号，发光二级管显示输出信号。二．设计思路和过程 半加器的设计实现过程：⑴半加器的应有两个输入值，两个输出值。 a表示加数，b表示被加数，s表示半加和， co表示向高位的进位。
⑵由数字电路与逻辑设计理论知识可知 b a s ⊕=;b a co ?= 选择两个逻辑门：异或门和与门。a,b 为异 或门和与门的输入，S 为异或门的输出，C 为与门的输出。 (3)利用QuartusII 仿真实现其逻辑功能， 并生成新的半加器图形模块单元。 (4)下载到电路板，并检验是否正确。 全加器的设计实现过程：⑴全加器可以由两个半加器和一个或门构 成。全加器有三个输入值a,b,ci ，两个输 出值s,co ：a 为被加数，b 为加数，ci 为低 位向高位的进位。 ⑵全加器的逻辑表达式为： c b a s ⊕⊕= b a ci b a co ?+?⊕=)( ⑶利用全加器的逻辑表达式和半加器的逻 辑功能，实现全加器。 用3线—8线译码器（74L138）和逻辑门设计实现函数 CBA A B C A B C A B C F +++= 设计实现过程：⑴利用QuartusII 选择译码器（74L138）的图形模块
华中科技大学数字逻辑实验报告 姓名: 专业班级: 学号: 指导老师： 完成时间：
实验一：组合逻辑电路的设计 一、实验目的： 1．掌握组合逻辑电路的功能测试。 2．验证半加器和全加器的逻辑功能 3．学会二进制的运算规律。 二、实验所用组件： 二输入四与门74LS08,二输入四与非门74LS00,二输入四异或门74LS86,六门反向器74LS04芯片，三输入三与非门74L10，电线若干。 三、实验内容： 内容A：全加全减器。 实验要求： 一位全加/全减法器，如图所示： 电路做加法还是做减法运算是由M决定的，当M=0做加法，M=1做减法。当作为全加法起时输入A.B和Cin分别为加数，被加数和低位来的进位，S和数，Co位向上位的进位。当作为全减法器时输入信号A,B和Cin分别为被减数，减数和低位来的借位，S为差，Co为向上的借位。 实验步骤： 1．根据功能写出输入/输出观察表：
2． 3．做出卡诺图，确定输出和激励的函数表达式：
4．根据逻辑表达式作出电路的平面图： 5．检查导线以及芯片是否完好无损坏，根据平面图和逻辑表达式连接电路。 实验结果： 电路连接好后，经检测成功实现了一位全加/全减法器的功能。 内容B：舍入与检测电路的设计： 试验要求： 用所给定的集合电路组件设计一个多输出逻辑电路，该电路的输入为8421码，F1为“四
舍五入”输出信号，F2为奇偶检测输出信号。当电路检测到输入的代码大宇或等于（5）10时，电路的输出F1=1；其他情况F1=0。当输入代码中含1的个数为奇数时，电路的输出F2=1，其他情况F2=0。该电路的框图如下所示： （1）按照所设计的电路图接线，注意将电路的输入端接试验台的开关，通过拨动开关输入8421代码，电路输入按至试验台显示灯。 （2）每输入一个代码后观察显示灯，并将结果记录在输入/输出观察表中。 实验步骤 1．按照所给定的实验要求填写出F1，F2理论上的真值表。 2．根据真值表给出F1和F2的卡诺图。
电子科技大学《数字秒表课程设计》 姓名: xxx 学号： 学院： 指导老师：xx
摘要 EDA技术作为电子工程领域的一门新技术，极大的提高了电子系统设计的效率和可靠性。文中介绍了一种基于FPGA在ISE10.1软件下利用VHDL语言结合硬件电路来实现数字秒表的功能的设计方法。采用VHDL硬件描述语言，运用ModelSim等EDA仿真工具。该设计具有外围电路少、集成度高、可靠性强等优点。通过数码管驱动电路动态显示计时结果。给出部分模块的VHDL源程序和仿真结果,仿真结果表明该设计方案的正确,展示了VHDL语言的强大功能和优秀特性。 关键词：FPGA, VHDL, EDA, 数字秒表
目录 第一章引言 (4) 第二章设计背景 (5) 2.1 方案设计 (5) 2.2 系统总体框图 (5) 2.3 -FPGA实验板 (5) 2.4 系统功能要求 (6) 2.5 开发软件 (6) 2.5.1 ISE10.1简介 (6) 2.5.2 ModelSim简介 (6) 2.6 VHDL语言简介 (7) 第三章模块设计 (8) 3.1 分频器 (8) 3.2 计数器 (8) 3.3 数据锁存器 (9) 3.4 控制器 (9) 3.5 扫描控制电路 (10) 3.6 按键消抖电路 (11) 第四章总体设计 (12) 第五章结论 (13) 附录 (14)
第一章引言 数字集成电路作为当今信息时代的基石，不仅在信息处理、工业控制等生产领域得到普及应用，并且在人们的日常生活中也是随处可见，极大的改变了人们的生活方式。面对如此巨大的市场，要求数字集成电路的设计周期尽可能短、实验成本尽可能低，最好能在实验室直接验证设计的准确性和可行性，因而出现了现场可编程逻辑门阵列FPGA。对于芯片设计而言，FPGA的易用性不仅使得设计更加简单、快捷，并且节省了反复流片验证的巨额成本。对于某些小批量应用的场合，甚至可以直接利用FPGA实现，无需再去订制专门的数字芯片。文中着重介绍了一种基于FPGA利用VHDL硬件描述语言的数字秒表设计方法，在设计过程中使用基于VHDL的EDA工具ModelSim对各个模块仿真验证，并给出了完整的源程序和仿真结果。
数字逻辑实验报告
实验三、综合实验电路 一、实验目的： 通过一个综合性实验项目的设计与实现，进一步加深理论教学与实验软硬件平台的实践训练，为设计性实验做好充分准备。 二、实验原理： 根据要求的简单设计性的电路设计实验，应用基本器件与MSI按照电路设计步骤搭建出初级电路；设计型、综合型的较复杂实验电路 三、实验设备与器件： 主机与实验箱 四、实验内容： （1）实验任务：根据所学习的器件，按照电路开发步骤搭建一个时钟， 要求实现的基本功能有计时功能、校对时间功能、整点报时、秒表等功能。 （2）实验任务分析：完成该数字时钟，采用同步时序电路，对于计时 的的功能，由于时间的秒分时的进位分别是60、60、24，所以可以应用74LS163计数器分别设计2个模60计数器以及一个模24计数器，那么需要有7个秒输出，7个分输出，6个小时的输出；对于校对时间的功能，由74LS163的特性可知，当该器件处于工作状态时，每来一个CLK脉冲，计数值加1，所以可以手动控制给CLK脉冲，来进行时间的校对；对于整点报时功能，可以采用一个比较电路，当时间的分秒数值全部为零时，那么此时可以接通报时装置，可以在电路中设置报时的的时间；对于秒表功能，有两种方案，可以单独重新设计一个秒表装置，采用模100计数器以及两个模60计数器，可以进行优化，使用原先的两个模60计数器，这样可以简化电路，是电路简洁。 （3）实验设计流程：
（4）输入输出表： （5）各个功能模块的实现： A、计时功能模块的实现（电路图及说明）秒表部分及说明
说明：该部分是实现功能正常计时中的秒部分的计时工作。如图所示，图中采用两个74LS163来做一个模60计时器，计数的起止范围是0~59，（第一个74LS163采用模10计数，起止为0~9，第二个74LS163的计数起止范围是0~5），两个器件采用级联方式，用预置位方法实现跳转；该部分有7个秒输出，接到BCD译码显示器。 注解：第一个163器件： LDN端统一接到清零端ABCD端接地 ENP端接到VCC高电平ENT接高电平VCC 第二个163器件： LDN端统一接到清零端ABCD端接地 ENP端接到VCC高电平ENT接高电平第一个163的预置位段 分钟部分以及说明：
xxxx计算机科学与技术学院计算机数字逻辑设计 实验报告书 实验名 Proteus下基本元件熟悉与使用班级____xxx________________________ 姓名____xxx________________________ 指导教师xx 日期 2017年11月
目录 一、实验目的 (22) 二、实验所用器件和仪表 (22) 三、实验内容 (22) 四、电路原理图 (33) 五、实验过程及数据处理 (33) 六实验数据分析与小结 (33) 七实验心得体会 (44) 一、实验目的 1、掌握Proteus软件安装与使用，熟悉Proteus下选择元器件、绘制仿真电路并进行仿真、观察和数据记录 2、掌握TTL与非门的构成。 二、实验所用器件和仪表 1、NPN三极管 2、逻辑调试端子 3、电阻 三、实验内容 1、Proteus的基本使用 2、利用二/三极管搭建TTL与非门，测量并记录其工作
四、电路原理图 五、实验过程及数据处理 根据电路图连接电路 根据真值表中各项预定义数值利用电路求出输出值 六实验数据分析与小结 根据试验中得出来的数据可以发现，该实验中链接的电路实现的是一个或非门电路，通过几个简单的三极管就实现了一个或非门电路的构建
七实验心得体会 通过一个简单的或非门电路的链接，充分了解了Proteus下基本元件的使用，使电路更加清晰，形象的展现在我们面前
xxxx计算机科学与技术学院计算机数字逻辑设计 实验报告书 实验名基本门电路与分立元件使用 班级_______xxx_____________________ 姓名_______xxx_____________________ 指导教师xx 日期 17/11
实验二文件系统实验报告
一．实验简介 本实验要求在假设的I/O 系统之上开发一个简单的文件系统，这样做既能让实验者对文件系统有整体了解，又避免了涉及过多细节。用户通过create, open, read 等命令与文件系统交互。文件系统把磁盘视为顺序编号的逻辑块序列，逻辑块的编号为0 至L-1。I/O 系统利用内存中的数组模拟磁盘。 实际物理磁盘的结构是多维的：有柱面、磁道、扇区等概念。I/O 系统的任务是隐藏磁盘的结构细节，把磁盘以逻辑块的面目呈现给文件系统。逻辑块顺序编号，编号取值范围为0 至L .. 1，其中L 表示磁盘的存储块总数。实验中，我们可以利用字符数组ldisk[L][B] 构建磁盘模型，其中 B 表示每个存储块的长度。I/O 系统从文件系统接收命令，根据命令指定的逻辑块号把磁盘块的内容读入命令指定的内存区域，或者把命令指定的内存区域内容写入磁盘块。 我设计的文件系统拥有三个用户。 二．具体说明 1.文件系统的组织：磁盘的前k 个块是保留区，其中包含如下信息：位图和文件描述符。位图用来描述磁盘块的分配情况。位图中的每一位对应一个逻辑块。创建或者删除文件，以及文件的长度发生变化时，文件系统都需要进行位图操作。前k 个块的剩余部分包含一组文件描述符。每个文件描述符包含如下信息： ?文件长度，单位字节 ?文件分配到的磁盘块号数组。该数组的长度是一个系统参数。在实验中我们可以把它设置为一个比较小的数，例如3。 2．目录：我们的文件系统中仅设置一个目录，该目录包含文件系统中的所有文件。除了不需要显示地创建和删除之外，目录在很多方面和普通文件相像。目录对应0 号文件描述符。初始状态下，目录中没有文件，所有，目录对应的描述符中记录的长度应为0，而且也没有分配磁盘块。每创建一个文件，目录文件的长度便增加一分。目录文件的内容由一系列的目录项组成，其中每个目录项由如下内容组成： ?文件名 ?文件描述符序号 3.对文件的操作： 文件系统需提供如下函数；create, destroy, open, read, write。 ?create(filename): 根据指定的文件名创建新文件。 ?destroy(filename): 删除指定文件。 ?open(filename): 打开文件。该函数返回的索引号可用于后续的read, write, lseek, 或close 操作。 ?close(index): 关闭制定文件。 ?read(index, mem_area, count): 从指定文件顺序读入count 个字节mem_area 指定的内存位
浙江大学城市学院实验报告 课程名称 数字逻辑设计实验 实验项目名称 实验十二 数据选择器应用 学生姓名 专业班级 学号 实验成绩 指导老师（签名 ） 日期 注意： ● 务请保存好各自的源代码，已备后用。 ● 完成本实验后,将实验项目文件和实验报告，压缩为rar 文件，上传ftp 。如没有个人 文件夹，请按学号_姓名格式建立。 ftp://wujzupload:123456@10.66.28.222:2007/upload ● 文件名为：学号_日期_实验XX ，如30801001_20100305_实验0 1 一. 实验目的和要求 1. 掌握数据选择器的逻辑功能和使用方法。 2. 学习用数据选择器构成组合逻辑电路的方法。 二. 实验内容、原理及实验结果与分析 1、用74LS151实现逻辑函数 要求实现BC A AC C B A Y ++=，自己写出设计过程，画出接线图，并验证其逻辑功能。 计算得到m0=m7=0，m2=m4=m5=m6=1，m1=m3=D (1) 设计原理图 (2) 仿真，模拟验证，若组合成总线显示时，需要注意高低位
(3)组合输出信号 (4)配置管脚 (5)下载到FPGA
(6) 74LS151的输入端接逻辑电平输出（拨位开关），输出端Z 接逻辑电 平显示（发光二极管）。逐项测试电路的逻辑功能，记录测试结果。 2、用74LS151实现逻辑函数 要求实现逻辑函数C B CD A B A F ++=，自己写出设计过程，画出接线图，并验证其逻辑功能。芯片插法，电源、地线接法与实验内容1相同，这里只需要自己实现逻辑函数，然后连线实现其功能。 (1) 设计原理图 (2) 仿真，模拟验证，若组合成总线显示时，需要注意高低位
数字电路实验报告 姓名：张珂 班级：10级8班 学号：2010302540224
实验一：组合逻辑电路分析一．实验用集成电路引脚图 1．74LS00集成电路 2．74LS20集成电路 二、实验内容 1、组合逻辑电路分析 逻辑原理图如下：
U1A 74LS00N U2B 74LS00N U3C 74LS00N X1 2.5 V J1 Key = Space J2 Key = Space J3 Key = Space J4 Key = Space VCC 5V GND 图1.1组合逻辑电路分析 电路图说明：ABCD 按逻辑开关“1”表示高电平，“0”表示低电平； 逻辑指示灯：灯亮表示“1”，灯不亮表示“0”。 真值表如下： A B C D Y 0 0 0 0 0 0 0 0 1 0 0 0 1 0 0 0 0 1 1 1 0 1 0 0 0 0 1 0 1 0 0 1 1 0 0 0 1 1 1 1 1 0 0 0 0 1 0 0 1 0 1 0 1 0 0 1 0 1 1 1 1 1 0 0 1 1 1 0 1 1 1 1 1 0 1 1 1 1 1 1 表1.1 组合逻辑电路分析真值表 实验分析： 由实验逻辑电路图可知：输出X1=AB CD =AB+CD ，同样，由真值表也能推出此方程，说明此逻辑电路具有与或功能。 2、密码锁问题： 密码锁的开锁条件是：拨对密码，钥匙插入锁眼将电源接通，当两个条件同时满足时，开锁信号为“1”，将锁打开；否则，报警信号为“1”，则接通警铃。
试分析下图中密码锁的密码ABCD 是什么？ 密码锁逻辑原理图如下： U1A 74LS00N U2B 74LS00N U3C 74LS00N U4D 74LS00N U5D 74LS00N U6A 74LS00N U7A 74LS00N U8A 74LS20D GND VCC 5V J1 Key = Space J2 Key = Space J3 Key = Space J4 Key = Space VCC 5V X1 2.5 V X2 2.5 V 图 2 密码锁电路分析 实验真值表记录如下： 实验真值表 A B C D X1 X2 0 0 0 0 0 1 0 0 0 1 0 1 0 0 1 0 0 1 0 0 1 1 0 1 0 1 0 0 0 1 0 1 0 1 0 1 0 1 1 0 0 1 0 1 1 1 0 1 1 0 0 0 0 1 1 0 0 1 1 0 1 0 1 0 0 1 1 0 1 1 0 1 1 1 0 0 0 1 1 1 0 1 0 1 1 1 1 0 0 1 1 1 1 1 0 1 表1.2 密码锁电路分析真值表 实验分析： 由真值表（表1.2）可知：当ABCD 为1001时，灯X1亮，灯X2灭；其他情况下，灯X1灭，灯X2亮。由此可见，该密码锁的密码ABCD 为1001.因而，可以得到：X1=ABCD ，X2=1X 。
实验一QuartusⅡ9.1软件的使用 一、实验目的： 1、通过实现书上的例子，掌握QUARTUSII9.1软件的使用； 2、编程实现3-8译码电路以掌握VHDL组合逻辑的设计以及QUARTUSII9.1软件的使用。 二、实验流程： 1、仔细阅读书上的操作指南，学会在QuartusⅡ9.1中创建新的工程，创建过程如下所示： 1）、建立新设计项目： ①启动QuartusⅡ9.1软件，在软件的管理器窗口选File下拉菜单，即File→New Project Wizard，则出现新建工程向导窗口。如下所示： ②点击Next按钮，将弹出新建工程设置窗口，如下图所示。在新建工程设置窗口中设置好工程的存放路径、工程名称等。
③点击Next进入添加文件窗口，如下图。由于尚未创建文件，跳过该步骤。 ④点击Next按钮，进入选择目标芯片窗口。在这里我们选择Cyclone系列的EP1C6Q240C8，如下图：
⑤点击Next按钮，进入EDA工具设置窗口，通常选择默认的“None”，表示选择QuartusⅡ自带的仿真器和综合器。如下图： ⑥点击Next按钮，弹出New Project Wizard概要对话框，在这个窗口中列出了所有前面设置的结果。若有错误则点击Back回去修改，否则点击Finish结束，即完成新工程的设定工作。如下图：
2）、文本设计输入： ①在QuartusⅡ主界面菜单栏中选择File下拉菜单中的New，弹出新建设计文件窗口，选择VHDL File项，点击OK按钮即可打开VHDL文本编辑窗口，其默认文件名为“Vhdl.vhd”。 ②出现文本编辑窗口后，我们可以直接在空白界面中键入所设计的VHDL文本。这时我们将书本中的程序输入到文本编辑环境中去。程序如下： library IEEE; use IEEE.std_logic_1164.all; use IEEE.STD_LOGIC_ARITH.ALL; use IEEE.STD_LOGIC_UNSIGNED.ALL; entity count10 is port(clk,load,en:in std_logic; data_in:in std_logic_vector(3 downto 0); seg:out std_logic_vector(6 downto 0)); end count10; architecture beha of count10 is signal qout:std_logic_vector(3 downto 0); signal q_temp:std_logic_vector(3 downto 0); begin process(clk,load) begin
实验报告 课程名称_数字逻辑及系统设计实验学生学院____计算机____________ 专业班级软件2012（2）班 _ 学号 3112006177 学生姓名陈海兵 指导教师_____林小平 _________ 2013年 12 月24 日
一、 实验目的 1. 熟练掌握基本门电路的主要用途以及验证它们的逻辑功能。 2. 熟练掌握常用组合逻辑电路的基本原理及其逻辑电路功能。 3. 熟练掌握常用时序逻辑电路的基本原理及其逻辑电路功能。 4. 掌握Libero IDE 基于FPGA 的设计流程。 5. 熟悉FPGA 的设计与开发流程。熟悉芯片烧录的流程及步骤。 二、 实验要求 1. 要求每人能独立完成实验。严禁抄袭。 2. 能独立搭建Libero IDE 软件基础环境，掌握FPGA 的开发流程。 3. 按照实验指导书中P56-69的实验步骤进行设计，每一步骤均需要截图显示。 4. 完成3次仿真（综合前，综合后，布局布线后），并将仿真波形截图显示。 5. 将程序烧录到Actel Proasic3 A3P030 FPGA 核心板，在数字逻辑及系统实验箱上完成连 线，验证代码的正确性。 6. 纸制版的封面单面打印，其他页面必须双面打印。全班刻一张光盘。 三、 实验内容 1. 设计题目：用3-8译码器74HC138实现举重比赛的裁判表决电路的组合逻辑函数 ，写出模块代码和测试平台代码。 2. 74HC138功能表参照教材中P53表2-9，引脚图参照实验指导书中P30图2-16。 3. 把每一个步骤的实验结果截图，按实验指导书中P6图1-7中所列FPGA 引脚，手工分 配引脚，最后通过烧录器烧录至FPGA 核心板上。 4. 按分配的引脚连线，实测相应功能并记录结果。 四、 实验结果与截图 1. 模块及测试平台代码清单。 模块代码 // 74HC138.v module decoder3_8_1(DataIn,Enable1,Enable2,Enable3,Eq,y); input [2:0]DataIn; input Enable1,Enable2,Enable3; output [7:0]Eq; reg [7:0]Eq; output y; reg y; integer I; always @(DataIn or Enable1 or Enable2 or Enable3) begin if(Enable1||Enable2||!Enable3) Eq=0; AC BC AB Y ++=
数字电路与系统设计实验报告 学院： 班级： 姓名：
实验一基本逻辑门电路实验 一、实验目的 1、掌握TTL与非门、与或非门和异或门输入与输出之间的逻辑关系。 2、熟悉TTL中、小规模集成电路的外型、管脚和使用方法。 二、实验设备 1、二输入四与非门74LS00 1片 2、二输入四或非门74LS02 1片 3、二输入四异或门74LS86 1片 三、实验内容 1、测试二输入四与非门74LS00一个与非门的输入和输出之间的逻辑关系。 2、测试二输入四或非门74LS02一个或非门的输入和输出之间的逻辑关系。 3、测试二输入四异或门74LS86一个异或门的输入和输出之间的逻辑关系。 四、实验方法 1、将器件的引脚７与实验台的“地（GND）”连接，将器件的引脚１４与实验台的十5Ｖ连接。 2、用实验台的电平开关输出作为被测器件的输入。拨动开关，则改变器件的输入电平。 3、将被测器件的输出引脚与实验台上的电平指示灯(LED)连接。指示灯亮表示输出低电平（逻辑为０），指示灯灭表示输出高电平（逻辑为1）。 五、实验过程 1、测试74LS00逻辑关系 （1）接线图（图中Ｋ1、Ｋ2接电平开关输出端，LED0是电平指示灯） （2）真值表 2、测试74LS02逻辑关系
（1）接线图 （2）真值表 3、测试74LS86逻辑关系接线图 （1）接线图 （2）真值表 六、实验结论与体会 实验是要求实践能力的。在做实验的整个过程中，我们首先要学会独立思考，出现问题按照老师所给的步骤逐步检查，一般会检查处问题所在。实在检查不出来，可以请老师和同学帮忙。
实验二逻辑门控制电路实验 一、实验目的 1、掌握基本逻辑门的功能及验证方法。 2、掌握逻辑门多余输入端的处理方法。 3、学习分析基本的逻辑门电路的工作原理。 二、实验设备 1、基于CPLD的数字电路实验系统。 2、计算机。 三、实验内容 1、用与非门和异或门安装给定的电路。 2、检验它的真值表，说明其功能。 四、实验方法 按电路图在Quartus II上搭建电路，编译，下载到实验板上进行验证。 五、实验过程 1、用３个三输入端与非门IC芯片74LS10安装如图所示的电路。 从实验台上的时钟脉冲输出端口选择两个不同频率（约7khz和14khz）的脉冲信号分别加到X0和X1端。对应B和S端数字信号的所有可能组合，观察并画出输出端的波形，并由此得出S和B（及/Ｂ）的功能。 2、实验得真值表
电子科技大学 实验报告 学生姓名：任彦璟学号：2015040101018 指导教师：吉家成米源王华 一、实验项目名称：Verilog时序逻辑设计 二、实验目的： 掌握边沿D触发器74x74、同步计数器74x163、4位通用移位寄存器74x194，的工作原理。 设计移位寄存器74x194设计3位最大序列长度线性反馈移位寄存器（LFSR：Linear Feedback Shift Register）计数器。 设计同步计数器74x163 。 三、实验内容： 1．设计边沿D触发器74x74。 2．设计通用移位寄存器74x194。 3．采用1片74x194和其它小规模逻辑门设计3位LFSR计数器。 4．设计4位同步计数器74x163。 四、实验原理： 74x74逻辑电路图
CLK_D CLR_L_D S1_L S1_H S0_L S0_H w1 w2 w3 w4 w5 w6 w7 w8 w9 w10 w11 w12 w13 w14 w15 w16 w17 w18 w19 w20 74x194逻辑电路图 3位LFSR逻辑电路图
74x163逻辑电路图 上图的设计可以采用门级描述，也可以采用教材《数字设计—原理与实践》（第4版）第525页的表8-20中的行为描述 五、实验器材（设备、元器件）： PC 机、Windows XP 、Anvyl 或Nexys3开发板、Xilinx ISE 14.7开发工具、 Digilent Adept 下载工具。 六、实验步骤： 实验步骤包括：建立新工程，设计代码与输入，设计测试文件，设置仿真，查看波形，约束与实现、生成流代码与下载调试。 七、关键源代 码及波形图： 1．D 触发器的Verilog 代码 源码如下 module vr74x74(CLK, D, PR_L, CLR_L, Q, QN); input CLK, D, PR_L, CLR_L ; output Q, QN ; wire w1, w2, w3, w4 ; nand (w1, PR_L, w2, w4); nand (w2, CLR_L, w1, CLK) ; nand (w3, w2, CLK, w4) ; nand (w4, CLR_L, w3, D) ; nand (Q, PR_L, w2, QN); nand (QN, Q, w3, CLR_L); endmodule
操作系统 课程设计报告 学院： 班级： 学生姓名： 学号： 指导老师： 提交日期： 一、实验目的
本设计的目的是实现操作系统和相关系统软件的设计，其中涉及进程编程、I/O操作、存储管理、文件系统等操作系统概念。 二、实验要求 在任一OS下，建立一个大文件，把它假象成一张盘，在其中实现一个简单的模拟Linux 文件系统。具体见附表 三、实验环境 Windows 、VC 三、实验思想 1、整体思路 实验可分为三个大模块:文件组织结构、目录结构、磁盘空间管理。编写时，先定义重要的数据结构，整理好各个模块的思路，列出程序清单。接着编写一些对系统进行基本操作的函数，然后利用这些函数实现各种功能。 2、盘块大概分布（分了128块，每块64字节） 盘块0 1 2 3 4 5 6 (127) 用途FAT表FAT表根目录目录数据数据数据...... 数据 盘块与盘块之间的链接，是利用FAT表项，（使用数组结构），并用它记录了所有盘块的使用信息。 优点：可以利用FAT信息，迅速查找、打开各个目录，进行创建、修改文件。 3、目录组成 为了简单，构思目录时，每个目录只有8字节，每盘存放最多8个目录。其中，目录名、文件名最多只能为3字节，如果是文件的话，类型名也最多为2字节。区分目录名和文件名的方法是：设计一个属性项（1个字节），为8时表示纯目录，为4时表示文件目录。具体分布如下图： 用途目录名或文件名文件类型属性文件起始盘 文件长度 块 大小3（字节） 2 1 1 1 优点：属性可以区分纯目录、文件目录；文件起始盘块可以记录文件的存放位置；文件长度,，在读文件时控制指针，是否到了文件末尾。 缺点：为了简单，对文件名、目录名、类型名都作了限制。最大分别为：3，3，2字节。